标题: FPGA实验设计题目是时钟，这是其中的比较器 [打印本页]
作者: srj6666    时间: 2017-12-15 21:21
标题: FPGA实验设计题目是时钟，这是其中的比较器
这是我做的基于quartus的FPGA课程设计。课程设计题目是时钟，这是其中的比较器


  1. module mux8_1(sel,d0,d1,d2,d3,d4,d5,d6,d7,q0,q1,q2,q3);
  2. input[2:0] sel ;
  3. input[3:0] d0,d1,d2,d3,d4,d5,d6,d7;
  4. output q0,q1,q2,q3;
  5. reg q0,q1,q2,q3;

  7. always @ (sel or d0 or d1 or d2 or d3 or d4 or d5 or d6 or d7)
  8. begin
  9.      case(sel)
  10.         3'd0: {q3,q2,q1,q0}=d0;
  11.         3'd1: {q3,q2,q1,q0}=d1;
  12.         3'd2: {q3,q2,q1,q0}=d2;
  13.         3'd3: {q3,q2,q1,q0}=d3;
  14.         3'd4: {q3,q2,q1,q0}=d4;
  15.         3'd5: {q3,q2,q1,q0}=d5;
  16.         3'd6: {q3,q2,q1,q0}=d6;
  17.         3'd7: {q3,q2,q1,q0}=d7;
  18.         default:{q3,q2,q1,q0}=4'bxxxx;
  19.    endcase
  20. end
  21. endmodule

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FPGA实验设计



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