Verilog数据类型的定义可以在模块外面吗?比如wire,reg等 -

标题: Verilog数据类型的定义可以在模块外面吗?比如wire,reg等 [打印本页]

作者: 宮梓萱 时间: 2017-12-22 11:34
标题: Verilog数据类型的定义可以在模块外面吗?比如wire,reg等
verilog语句中，像数据类型的定义可以在模块的任何地方（我说的在块外面）吗？比如wire,reg等。

module xxx(x,x,x);
always @(....) begin

end

reg xx; <------------------------------------------------------
wire xx;<------------------------------------------------------
always @(....) begin

end

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