标题: verilog模块调用 [打印本页]

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作者: 枫叶飘飘的年代    时间: 2017-12-23 15:03
标题: verilog模块调用
在Verilog中，假如有一个模块是LED灯
module LED(clk,rst,out);
input clk,rst;
output reg out;
always @(posedge clk or negedge rst)
           if(!rst) out<=1'b1;  //off led
           else    out<=1'b0;  //on led
endmodule

1：我现在想在其他文件里调用这么模块该怎么写了？

2：quartus II 的工程名，文件名，模块名有什么关系，有人说模块名和文件名必须一样。但如果一个文件里有多个模块了，那名字该怎么取了？

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作者: 小六    时间: 2017-12-27 09:48
这是子模块，调用的连接都在顶层。

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