该时序电路实现了一个序列检测器，当输入序列‘datain’中出现‘101’时，标志位 F 将输 出‘1’，其他时刻输出‘0’。电路中‘clk’为时钟信号，‘D1’，‘D2’，‘D3’为移位寄存器的输出，’enable’ 为该电路的使能信号。其功能仿真波形如下图所示：
当一个逻辑门的输入有两个或两个以上的变量发生改变时，由于这些变量是经过不同路 径产生的，使得它们状态改变的时刻有先有后，这种时差引起的现象称为竞争（Race）。竞 争的结果将很可能导致冒险（Hazard）发生（例如产生毛刺），造成错误的后果，并影响系 统的工作。
组合逻辑电路的冒险仅在信号状态改变的时刻出现毛刺，这种冒险是过渡性的，它不会 使稳态值偏离正常值，但在时序电路中，冒险是本质的，可导致电路的输出值永远偏离正常 值或者发生振荡。
避免冒险的最简单的方法是同一时刻只允许单个输入变量发生变化，或者使用寄存器采 样的办法。
信号在 FPGA 器件中通过逻辑单元连线时，一定存在延时。延时的大小不仅和连线的长 短和逻辑单元的数目有关，而且也和器件的制造工艺、工作环境等有关。因此，信号在器件 中传输的时候，所需要的时间是不能精确估计的，当多路信号同时发生跳变的瞬间，就产生 了“竞争冒险”。这时，往往会出现一些不正确的尖峰信号，这些尖峰信号就是“毛刺”。
可见，即使是在最简单的逻辑运算中，如果出现多路信号同时跳变的情况，在通过内部 走线之后，就一定会产生毛刺。而现在数字电路设计中的信号往往是由时钟控制的，如果将 带有毛刺的输出信号直接连接到时钟输入端、清零或置位端口的设计，可能会导致严重的后 果；此外对于多数据输入的复杂运算系统，每个数据都由相当多的位数组成。这时，每一级 的毛刺都会对结果有严重的影响，如果是多级的设计，那么毛刺累加后甚至会影响整个设计 的可靠性和精确性。
判断一个逻辑电路在某些输入信号发生变化时是否会产生毛刺，首先要判断信号是否会 同时变化，然后判断在信号同时变化的时候，是否会产生毛刺，这可以通过逻辑函数的卡诺 图或逻辑函数表达式来进行判断。
毛刺是数字电路设计中的棘手问题，它的出现会影响电路工作的稳定性、可靠性，严重 时会导致整个数字系统的误动作和逻辑紊乱。
这是一种比较传统的去除毛刺的方法。原理就是用一个 D 触发器去读带毛刺的信号， 利用 D 触发器对输入信号的毛刺不敏感的特点，去除信号中的毛刺。在实际中，对于简单 的逻辑电路，尤其是对信号中发生在非时钟跳变沿的毛刺信号，去除效果非常的明显。
但是如果毛刺信号发生在时钟信号的跳变沿，D 触发器的效果就没有那么明显了（加 D 触发器以后的输出 q，仍含有毛刺）。另外，D 触发器的使用还会给系统带来一定的延时， 特别是在系统级数较多的情况下，延时也将变大，因此在使用 D 触发器去除毛刺的时候， 一定要视情况而定，并不是所有的毛刺都可以用 D 触发器来消除。
2、信号同步法 设计数字电路的时候采用同步电路可以大大减少毛刺。由于大多数毛刺都比较短（大
概几个纳秒），只要毛刺不出现在时钟跳变沿，毛刺信号就不会对系统造成危害了。因此一 般认为，只要在整个系统中使用同一个时钟就可以实现系统同步。但是，时钟信号在 FPGA 器件中传递时是有延时的，我们无法预知时钟跳变沿的精确位置。也就是说我们无法保证在 某个时钟的跳变沿读取的数据是一个稳定的数据，尤其是在多级设计中，这个问题就更加突 出。因此，做到真正的"同步"就是去除毛刺信号的关键问题。所以同步的关键就是保证在时 钟的跳变沿读取的数据是稳定的数据而不是毛刺数据。以下为两种具体的信号同步方法。
（1）信号延时同步法 信号延时法，它的原理就是在两级信号传递的过程中加一个延时环节，从而保证在下一
个模块中读取到的数据是稳定后的数据，即不包含毛刺信号。这里所指的信号延时可以是数 据信号的延时，也可以是时钟信号的延时。
（2）状态机控制 使用状态机也可以实现信号的同步和消除毛刺的目的。在数据传递比较复杂的多模块系
统中，由状态机在特定的时刻分别发出控制特定模块的时钟信号或者模块使能信号，状态机 的循环控制就可以使得整个系统协调运作，同时减少毛刺信号。那么只要我们在状态机的触 发时间上加以处理，就可以避免竞争冒险，从而抑制毛刺的产生。
刺的出现，因为格雷码计数器的输出每次只有一位跳变。 其他关于毛刺的详细讨论，请见补充教程 2：关于毛刺问题的探讨。
同步电路是指所有电路在同一个公共时钟的上升沿或下降沿的触发下同步地工作。但在 实际系统中，往往存在多时钟域的情况，这时同步的概念有所延伸，不再专指整个设计同步 于同一时钟沿，而是指设计应该做到局部同步，在每个时钟域内的电路要同步于同一时钟沿。
目前的工程设计中一般使用同步时序电路来完成整个系统的设计，由上一节可见，时钟 在同步电路设计中起着至关重要的作用。那么，我们在设计时首先要完成的是对时钟的设计。 如今在设计中常见的时钟类型包括: 全局时钟、内部逻辑时钟和门控时钟。
全局时钟即同步时钟，它通过 FPGA 芯片内的全局时钟布线网络或区域时钟网络来驱 动，全局时钟具有高扇出、高精度、低 Jitter 和低Skew 的特点，它到芯片中的每一个寄存 器的延迟最短，且该延迟可被认为是固定值。所以我们推荐在所有的设计中的时钟都使用全 局时钟。全局时钟的设计有以下几种方法：
(2). 将 FPGA 芯片内部逻辑产生的时钟分配至全局时钟布线网络。 (3). 将外部时钟通过专用的全局时钟输入引脚引入 FPGA。 在我们的设计中，一般推荐电路中的所有的时钟都由 PLL 锁相环产生。一方面，PLL
PLL 锁相环默认将其驱动的时钟分配至全局时钟网络或区域时钟网络，Jitter 和 Skew 都很小。 下图取自我们项目中的一个 PLL 锁相环设计，该PLL 用于驱动 DDR 的接口模块。因为
功能所需，DDR 接口需要三个 133MHz 的时钟，相位分别是‘-90 o ’、‘0 o ’、‘-180 o ’，图中所示 即为该时钟的产生模块。我们使用 QuartusⅡ的Megawizard 生成 PLL 锁相环的 IP core。其 中‘inclk_66’为 PLL 锁相环的输入时钟，由外部的 66MHz 晶振提供，经过 PLL 倍频和移相
2． 内部逻辑时钟 内部逻辑时钟即指由芯片内部的组合逻辑或计数器分频产生的时钟。 对于组合逻辑时钟，特别是由多级组合逻辑产生的时钟，是要被严格禁止使用的，因
为一方面组合逻辑极容易产生毛刺，特别是对多级组合逻辑；另一方面组合逻辑电路的 Jitter 和 Skew 比较大，这将恶化时钟的质量。所以，一般组合逻辑产生的内部时钟仅仅适用于时 钟频率较低、时钟精度要求不高的情况。
对于计数器分频产生的时钟，也应该尽量少地使用，因为这种时钟会带来比较大的延 迟，降低设计的可靠性，也使得静态时序分析变得复杂。计数器分频时钟需完成的逻辑功能 完全可由 PLL 锁相环或时钟使能电路替代。
还有一种由触发器产生的时钟—行波时钟，即一个触发器的输出用作另一个触发器的 时钟输入。文中 1.1.2 节描述的时钟分频电路就是一种行波时钟。因为各触发器的时钟之间 产生较大的时间偏移，很容易就会违反建立时间、保持时间的要求，导致亚稳态的发生。所 以，这种行波时钟要被严格禁止使用。
3． 门控时钟 一般情况下，应该避免使用门控时钟。因为经组合逻辑产生的门控时钟极可能产生毛
在同步电路或异步电路中，如果触发器的 setup 时间或 hold 时间不能得到满足，就可 能产生亚稳态，此时触发器输出端 Q 在有效时钟沿之后比较长的一段时间处于不确定的状 态，在这段时间里 Q 端将会产生毛刺并不断振荡、最终固定在某一电压值上，此电压值并 不一定等于原来数据输入端 D
（resolution time）。经过决断 时间之后，Q 端将稳定到 0 或
1 上，但是究竟是 0 还是 1， 这是随机的，与输入没有必然 的关系。
亚稳态的危害主要体 现在破坏系统得稳定性上，由于输出在稳定下来之前可能是毛刺、振荡、固定的某一电压值， 因此亚稳态除了导致逻辑误判之外，严重情况下输出 0～1 之间的中间电压值还会使下一级 产生亚稳态（即导致亚稳态的传播）。 逻辑误判将导致功能性错误，而亚稳态的传播则扩 大了故障面，严重时将导致系统崩溃。
在异步时序电路中更容易发生亚稳态，因为异步电路一般具有多个时钟域，数据在两个 时钟域间传递时，非常容易导致 setup 时间或 hold 时间不满足而发生亚稳态。在同步时序 电路中，当两个触发器间的组合逻辑延迟过大时，会导致 setup 时间不满足而发生亚稳态。
对跨时钟域数据的处理的核心就是要保证下级时钟对上级数据采样的 setup 时间或 hold 时间满足要求，即尽量避免亚稳态的发生和传播。但是，我们知道，只要系统中有异 步元件，亚稳态就是无法避免的，因此设计的电路首先要减少亚稳态导致错误的发生，其次 要使系统对产生的错误不敏感。我们推荐使用以下方法来解决异步时钟域数据同步问题。
1． 用触发器打两拍 如下图，左边为异步输入端，经过两级触发器同步，在右边的输出将是同步的，而且
该输出基本不存在亚稳态。其原理是即使第一个触发器的输出端存在亚稳态，经过一个 CLK 周期后，第二个触发器 D 端的电平仍未稳定的概率非常小，因此第二个触发器 Q 端基本不 会产生亚稳态。然而，亚稳态是无法被根除的，一旦亚稳态发生，后果的严重程度依赖于你
细的静态时序分析，然后将违反 setup 时间和 hold 时间的情况一一列出，在不影响其它设 计性能的前提下，综合考虑调整两级时钟的相位关系，最终使其 setup 时间和 hold 时间满 足要求。
如果所设计的是时序电路，需要触发器，则 FPGA 开发软件会自动将触发器配置在查 找表的后面，实现组合逻辑时就将触发器旁路掉。
FPGA入门教程.pdf
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