DDR2 LAYOUT 设计 - - Powered by Discuz!

标题: DDR2 LAYOUT 设计 [打印本页]

作者: 69793500 时间: 2018-6-29 16:03
标题: DDR2 LAYOUT 设计

DDR走线指导：

1. DDR SDRAM接口信号走线阻抗应控制在 50Ω，+/-10％的范围，并避免阻抗的突变。

2. DDR SDRAM 接口的所有信号要求走线尽可能短，并尽量在同一层内完成走线。尤其是 CLK信号和DQS 信号，要求总长小于1000mil。

3. 要求此 Memory 总线按照高速信号处理，信号相邻层必须保证完整的 GND平面，以保证高速信号的回流路径。

4. DDR_CK 和 DDR_CK#必须按照严格的差分信号处理，要求严格等长（长度偏差小于 20mil）。差分阻抗尽量控制为 100Ω

5. 同组的 DQM、DQS、DATA信号做等长处理，要求偏差100mil以内。

6. DDR_A 信号、DDR_RAS、DDR_CAS、DDR_WEN、DDR_BA和 DDR_CK 信号做等长处理，要求偏差100mil。

7. 相邻信号走线间距尽量保持在 2 倍线宽以上（3W原则）。

8. 确保时钟线和DQS布在其相关的ADDR/CMD/CNTRL和DQ线的当中

9. 数据信号组的走线长度与时钟信号线的误差为500mil

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