标题: 基于FPGA篮球计时器的实现 [打印本页]

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作者: wq2016112581    时间: 2018-7-21 12:19
标题: 基于FPGA篮球计时器的实现
大一时候做的数字电路实验的课程设计，主要完成一个简单篮球计时器
主要功能有:

（1）   实现24s倒计时计时精度0.1的功能；

（2）   分别有开始、暂停、进球、犯规等操作系统；

（3）   倒计10s时数码管闪烁计时，计时结束声光提示；

（4）   记录双方犯规次数，任一方满6提示罚球；

运行结果展示：呃呃  图倒了。。

原理图：

附上verilog源代码：

1. 附录1.1（主24秒计时器设计）：
   
2. module Design(start,E,F,G,CE,Q1,Q,Q2,H,L,A,B,clk,a,b);
   
3. input start,clk,CE,a,b,E;
   
4. output reg[3:0] Q1;
   
5. output reg[4:0] Q;
   
6. output reg[3:0] Q2;
   
7. output reg[3:0] L;
   
8. output reg[2:0] A,B;
   
9. output wire F,G,H;
   
10. wire g,CR1,CR2;
    
11. reg k;
    
12. assign F=(Q<5'b01010);//倒计时小于10s后开始闪烁
    
13. assign G=((Q==5'b00000)&(L==4'b0000));//倒计时为0时开始声光提示
    
14. assign H=((A==3'b110)|(B==3'b110));//分数为6时开始提示罚球
    
15. assign CR1=((A==3'b110)|(B==3'b110)|(CE==1)|a==1|((b==1)&(Q>5'b01110)));//复位24秒
    
16. assign CR2=((b==1)&(Q<=5'b01110));//复位14秒
    
17. always @ (posedge clk)
    
18. if(!start)
    
19.   begin  Q=5'b11000;Q1=4;Q2=2;L=3'b000;A=0;B=0;k=0;  end//是否开始计数使能端
    
20. else
    
21. begin
    
22. 
    
23. if(G==1);//声光提示
    
24. else
    
25. begin
    
26. 
    
27. if(g==0&E==0&CR1==0&CR2==0)
    
28.   begin
    
29.     if(L==4'b0000)
    
30.          begin  Q=Q-5'b00001;L=4'b1001; end
    
31.          else if(L>4'b0000)
    
32.          begin L=L-4'b0001;k=0;  end
    
33. if(Q<10)
    
34.   begin Q1=Q;Q2=0; end
    
35. else if(Q>9&Q<20)
    
36.   begin Q1=Q-10;Q2=1; end
    
37. else if(Q>19)
    
38.   begin Q1=Q-20;Q2=2; end
    
39. 
    
40.          //正常情况下计数
    
41.   end
    
42. 
    
43.   else if(g==0&E==0&CR1==1)
    
44.   begin  Q=5'b11000;L=4'b0000;Q2=2;Q1=4;  end//复位24秒
    
45.   else if(g==0&E==0&CR2==1)
    
46.   begin  Q=5'b01110;L=4'b0000;Q2=2;Q1=4;  end//复位14秒
    
47.   if(a==1)
    
48.   begin A<=A+3'b001-k;k=1;  end
    
49.   if(b==1)
    
50.   begin B<=B+3'b001-k;k=1;  end
    
51. end
    
52. end            
    
53. endmodule
    

复制代码

1. 附录1.2（分频时钟信号设计）：
   
2. module fhz(clk1,clk2,clk3,clk);
   
3. input clk;
   
4. output reg clk1,clk2,clk3;
   
5. reg [20:0] n=0;reg [20:0] m=0; reg[22:0] z=0;
   
6. always@(posedge clk)
   
7. begin
   
8. if(n==599999)
   
9. n=0;
   
10. else
    
11. n=n+1;
    
12. if(n<300000)
    
13. clk1=1;
    
14. else
    
15. clk1=0;
    
16. if(z==1199999)
    
17. z=0;
    
18. else
    
19. z=z+1;
    
20. if(z<600000)
    
21. clk2=1;
    
22. else
    
23. clk2=0;
    
24. if(m==59)
    
25. m=0;
    
26. else
    
27. m=m+1;
    
28. if(m<30)
    
29. clk3=1;
    
30. else
    
31. clk3=0;
    
32. end
    
33. endmodule
    

复制代码

1. 附录1.3（位选信号设计）：
   
2. module decode(Q1,Q2,L,clk,E,Q);
   
3. input [3:0] Q1,Q2,L;
   
4. input clk;
   
5. output reg [2:0] E;
   
6. output reg [3:0] Q;
   
7. reg [1:0] F=0;
   
8. always@(posedge clk)
   
9. if(F==0)
   
10.    begin Q=Q1;E=2;F=1; end    //选择小数位
    
11. else if(F==1)
    
12.    begin Q=Q2;E=4;F=2; end    //选择个位
    
13. else if(F==2)
    
14.    begin Q=L;E=1;F=0; end        //选择十位
    
15. endmodule
    

复制代码

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作者: fdsfdsfsdfdsfsd    时间: 2019-12-18 23:15
有没有原理图文件和程序文件

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作者: 1712645834    时间: 2020-1-13 21:31
有顶层代码吗

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