标题: 缺少文件 Verilog HDL CAN接口源码 [打印本页]

作者: 546106590    时间: 2018-8-13 14:04
标题: 缺少文件 Verilog HDL CAN接口源码
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verilog.zip (19.7 KB, 下载次数: 17)



Verilog HDL源程序如下:


  1. // synopsys translate_off
  2. `include "timescale.v"
  3. // synopsys translate_on


  4. module can_register_asyn
  5. ( data_in,
  6.   data_out,
  7.   we,
  8.   clk,
  9.   rst
  10. );

  11. parameter WIDTH = 8; // default parameter of the register width
  12. parameter RESET_VALUE = 0;

  13. input [WIDTH-1:0] data_in;
  14. input             we;
  15. input             clk;
  16. input             rst;

  17. output [WIDTH-1:0] data_out;
  18. reg    [WIDTH-1:0] data_out;

  19. ……………………

  20. …………限于本文篇幅 余下代码请从51黑下载附件…………
复制代码



作者: zynbgr168    时间: 2020-1-11 20:46
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