标题:
缺少文件 Verilog HDL CAN接口源码
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作者:
546106590
时间:
2018-8-13 14:04
标题:
缺少文件 Verilog HDL CAN接口源码
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can源码
Verilog HDL源程序如下:
// synopsys translate_off
`include "timescale.v"
// synopsys translate_on
module can_register_asyn
( data_in,
data_out,
we,
clk,
rst
);
parameter WIDTH = 8; // default parameter of the register width
parameter RESET_VALUE = 0;
input [WIDTH-1:0] data_in;
input we;
input clk;
input rst;
output [WIDTH-1:0] data_out;
reg [WIDTH-1:0] data_out;
……………………
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作者:
zynbgr168
时间:
2020-1-11 20:46
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