verilog用减法器实现可综合的除法器-仿真验证通过 -

标题: verilog用减法器实现可综合的除法器-仿真验证通过 [打印本页]

作者: clocklab 时间: 2018-10-5 22:08
标题: verilog用减法器实现可综合的除法器-仿真验证通过
除法器经常会用到，但timing都会很差。附件是用减法实现除法器，不用库的除法器，针对timing比较紧张的情况使用。

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verilog可综合除法器实现

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