CMOS ASIC设计中关于比较器设计的分析与研究 -

标题: CMOS ASIC设计中关于比较器设计的分析与研究 [打印本页]

作者: lhhk009 时间: 2018-11-22 10:22
标题: CMOS ASIC设计中关于比较器设计的分析与研究
本人在此针对CMOS ASIC设计中有关比较器的设计、结合实际工作经验，做一简单的总结分析，提出个人的观点，为便于理解，尽量采用中文传统的、通俗的术语，避免复杂的理论或公式推导，仅供参考，希望起到“抛砖引玉”的作用。鉴于本人水甲-有限，难免有错误和不妥的地方，欢迎业界同行批评指正。

电压比较器的功能是将一个输入端的信号电压瞬时值与另一输入端的基准电压进行比较，根据信号电压大于或小于基准电压而在输出端产生数字“1”或“0”电甲•。它在模/数（A/D)转换电路中是关键的元件，其精度和速度限制了模/数转换器的分辨率和转换速率。
电压比较器通常用于开环状态，因此不需要频率补偿。它有一个高增益差分输入级和一个单端输出放大器组成。与运算放大器相比，电压比较器对输入阻抗、电压增益和输出电压摆幅的要求较低。

比较器的主要参数为响应时间及精度。响应时间是从输入一个阶跃信号到输出达到相应逻辑态的阈值所需要的时间间隔。它表达了比较器的速度性能。为实现短的响应时问，比较器应有高速、高增益的差分输入级。比较器的精度就是能分辨的输入信号与基准电压之最小差值。这个参数由比较器的失调电压决定。为保证精度，通常采用自动抵消失调的开关技术。

由此来看，我们在放大器篇中提到的差分输入级电路中，如果一个输入端接基准信号，就讨以认为是一比较器，下而罗列出来供参考。

下面我们主要来讨论分析几种常见的比较器的形态：
1.下面是一常用比较器电路，其精度为+/- 10MV,响应时间为3us左右

上图中粗实线为输出波形，黄实线为1.5v基准电压，红虚线为输入比较信号，摆幅为+/-0.1v

2.moterola公司cmos电压比较器mc14574内部结构图：

其中、R外接来调整便置电流及整个比较单元的静态电流，其大小直接影响输出波形的延迟时间。当 Ibias在10LA-3MA范围内变化时，输出波形的延迟时问则在3US-120NS范围内变化，电流越大，延迟越小，响应越快，但静态电流就越大。

第三、按照第一、二中的电路对下阁（A)中信号进行比较，结果如阁（B)所示，而实际上你想得到的是阁（C)的形状，怎么办，我们来分析如下电路：箝位比较器与迟滞比较器

箝位比较器：为提高比较器的速度，减小其传输延迟，吋以对第一级的输出信号摆幅进行限制。如上阁，如果在差动放大器的两个输出之间，通过交叉耦合的器件1_21、1_35引入了小的正反馈，只要满足反馈量小于1，亦即(B21/B33K1, (B35/B20K1,则能达到很好的箝位与提高增益的目的。
迟滞比较器：如果反馈量大于1,亦即(B21/B33)>1, (B35/B20)>1,则比较器变成另一类比较器，迟滞性比较器。这类比较器，对输入比较信号有两个阈值，即有两个跳变点。

如上阁表示了迟滞比较器对输入嗓声的响应。它表明，只要使（Vtrp+ - Vtrp-)的值大于最大噪声的幅值，便能滤掉噪声，使比较器输出仅随有用的低频信号变化。关于计算迟滞比较器的跳变电压，口J' 近似估算，正、负跳变电压主要有B21/B33、B35/B20确定，按照上阁中的SIZE, V-端接地，V+端做输入端，则经讣算，Vtrp=+/-0.34V。
第四、高性能、高稳定性的“叠式共源-共栅比较放大器”电路：

此电路（是高价从国外购得）涉及许多技术理论知识，值得深入分析，是对CMOS运算放大器方而所有知识点的全而综合。包括：电流源、电流镜、比例电流镜、威尔逊电流镜、差分输入放大器、共源-共栅运算放大器、叠式共源-共栅运算放大器、互补（推挽）输出运算放大器等，请朋友们认真研究，其各项性能指标都很高，吋放心应用于常规要求的CMOS比较放大器电路中。有关详细情况请参考另篇文章 “CMOS AMPLIFIERS DESIGN研究报告”中的高件能、高稳定性的“叠式共源-共栅运算放大器”有关分析。

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作者: admin 时间: 2018-11-24 03:44
好资料，51黑有你更精彩!!!

作者: tieq1952 时间: 2018-11-24 07:51
谢谢分享！！！

作者: lgishg 时间: 2019-12-4 17:01
好的东西，谢谢

作者: systemonchip 时间: 2020-5-13 21:38
非常不错，感谢分享

作者: 指间的音符 时间: 2023-5-30 09:40
感谢分享比较器架构！

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