标题:
基于FPGA的数字时钟Verilog源程序
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作者:
dddddddz
时间:
2019-1-26 14:43
标题:
基于FPGA的数字时钟Verilog源程序
此设计是应用至芯科技开发板为硬件
Verilog源程序如下:
//将50HZ分频为1KHZ
module freq(clk,rst_n,clk_1khz);
input clk;
input rst_n;//复位 低电平有效
output reg clk_1khz;
reg [14:0] cnt;//计数器(计数到2500,0,5ms)
parameter cnt_num = 50_000_000 / 1000 /2 - 1 ;//0.5ms
always @ (posedge clk or negedge rst_n) //异步复位
begin
if(!rst_n) //复位
begin
cnt <= 15'd0;//15代表位宽 '是形式,d代表十进制,0代表十进制的数值
clk_1khz <= 1'b0;//赋初值
end
else
begin
if(cnt < cnt_num)//计数没有到0.5
begin
cnt <= cnt + 1'd1;//计数器自动加一
end
else //计数到0.5
begin
cnt <= 15'd0; //计数器清0
clk_1khz <= ~clk_1khz;//0.5ms高电平 0.5ms低电平
end
end
end
endmodule
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2019-1-26 16:29 上传
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作者:
troy8862
时间:
2019-2-26 17:14
请问这个工程具体实现哪些功能
作者:
dddddddz
时间:
2019-5-31 15:23
troy8862 发表于 2019-2-26 17:14
请问这个工程具体实现哪些功能
就是一个电子时钟,用了至芯科技的开发板
作者:
sun在雨中
时间:
2019-6-25 22:13
很棒,非常有用
作者:
nieyanshuo
时间:
2019-6-26 13:21
基准时钟,分不分频都行的
作者:
kingsleyll123
时间:
2019-6-30 13:51
你好,能问问你吗
作者:
2768559595
时间:
2019-11-20 10:59
时钟的校准功能需要额外接别的吗
作者:
天翎
时间:
2019-12-20 15:17
请问楼主是否能帮忙加个时间调整与暂停开始?可加币,急用,谢谢
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