FPGA里的VHDL代码如果在一个process里面出现clear同时为同步和异步的情况，如何改? -

标题: FPGA里的VHDL代码如果在一个process里面出现clear同时为同步和异步的情况，如何改? [打印本页]

作者: xmy0808 时间: 2019-12-2 00:19
标题: FPGA里的VHDL代码如果在一个process里面出现clear同时为同步和异步的情况，如何改?
FPGA里的VHDL代码中，如果在一个process里面出现clear同时为同步和异步的情况，应该怎么修改？如题

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