verilog模块封装关于多位二进制变量的输出连接问题 -

标题: verilog模块封装关于多位二进制变量的输出连接问题 [打印本页]

作者: MMJZ 时间: 2020-4-24 18:03
标题: verilog模块封装关于多位二进制变量的输出连接问题
verilog语言编写的程序封装成模块，8位二进制变量输出不能直接连接output，该怎样连接输出呢？图片中的qs，qm，qh都是8位二进制，在仿真时采用2位十六进制输出波形，这三个的output如何连接？