Verilog在仿真中时钟沿的问题——关于IEEE中Verilog SEQ -

标题: Verilog在仿真中时钟沿的问题——关于IEEE中Verilog SEQ [打印本页]

作者: heicad 时间: 2014-6-8 20:52
标题: Verilog在仿真中时钟沿的问题——关于IEEE中Verilog SEQ
阻塞赋值和非阻塞赋值除了说赋值的发生结构不一样外，其深层原因是什么？为什么时序电路必须要用非阻塞赋值，而组合电路使用阻塞赋值呢？请看下文：