下面是DM642数据手册里对DSP电源电容分布的要求：
In order to properly decouple the supply planes from system noise, place as many capacitors (caps) as possible close to the DSP. Assuming 0603 caps, the user should be able to fit a total of 60 caps, 30 for the core supply and 30 for the I/O supply. These caps need to be close to the DSP power pins, no more than 1.25 cm maximum distance to be effective. Physically smaller caps, such as 0402, are better because of their lower parasitic inductance. Proper capacitance values are also important. Small bypass caps (near 560 pF) should be closest to the power pins. Medium bypass caps (220 nF or as large as can be obtained in a small package) should be next closest. TI recommends no less than 8 small and 8 medium caps per supply (32 total) be placed immediately next to the BGA vias, using the "interior" BGA space and at least the corners of the "exterior".
Eight larger caps (4 for each supply) can be placed further away for bulk decoupling. Large bulk caps (on the order of 100 μF) should be furthest away (but still as close as possible). No less than 4 large caps per supply (8 total) should be placed outside of the BGA.
综上：DSP芯片附近电源电容需求如下：
0402封装1nF电容16*2个
0603封装0.1uF电容8*2个
10uF瓷片电容2*2个
220uF钽电容2*2个
上面组合应可满足DSP芯片电源对C、ESR、ESL需求。因采用高频开关电源，钽电容应当可以不焊，视调试情况决定是否保留。(后经样板调试验证可以去掉全部钽电容) 作者: admin 时间: 2015-1-13 01:44 JD642时钟设计：
因为时钟为高易失效元件，所以对系统能造成致命影响的晶体或晶振用的越少越好，合理的时钟优化可以很大的提高系统的可靠性。
整个系统时钟需求如下：
1)50M晶振为DSP提供系统时钟，同时为CPLD提供主时钟。CPLD由此50M时钟源产生两路25M时钟分别送到ICS512(为DSP提供EMIF所需的133M时钟)和网络接口芯片LXT971。
2)串口扩展芯片16C2550使用11.0592M晶体。
3)视频输入芯片TVP5150使用14.31818M晶体。
4)视频输出芯片SAA7105使用27M基频晶体。
选用Altera的CPLD EPM3064ATC100。内部64个宏单元,1250可用逻辑门，最大可用IO数为66pin，应用GCLK最高频率为222.2MH。系统使用到的对应管脚信号及功能见下表： CPLD管脚分配及功能说明
信号名称
IO类型
功能及逻辑描述
备注
空间选择：
CE[0..3]
I
DSP外部空间片选信号。
SDRAM为CE0选通，其它为CE1选通
CE2配合EA[20..22]对FLASH页高地址控制
CE3预留扩展用，可实现对更大容量FLASH的兼容。
EA[19..22]
I
DSP外部存储器地址高4bit。
EA22用于区分FLASH和串口，并且配合CE2和EA6选择FLASH其它存储空间，以及控制报警音频选择，控制报警开关量输出及备用扩展输出。
EA6
I
串口A、B选择
为0选择A口，为1选择B口
SDWE#
I
EMIF写允许
透传得到EWE#信号
SDCAS#
I
EMIF读允许
与SDRAS#或逻辑生成WRE#信号
SDRAS#
I
EMIF输出允许
与SDCAS#或逻辑生成WRE#信号
TDOE#
O
低8bit数据位通道开关
由DSP CE1透传得到，CE1无效时关断
FLASHA[19..22]
O
FLASH地址高4bit
DSP只能寻址1M，其中FLASH与串口各占512k。FLASH最高地址由CPLD配合CE2的高地址写操作选择。
CSFLASH#
O
FLASH片选信号
由DSP的CE1和EA22选择
CSSA#、CSSB#
O
串口A、B选择
由DSP的CE1和EA22、EA6选择
ERE#
O
外部存储器读允许信号
由DSP的SDCAS/ARE和SDRAS/AOE逻辑得到
EWE#
O
外部存储器写允许信号
由DSP的SDWE/AWE透传得到
看门狗及复位
RST_SYS#
I
看门狗芯片复位输出信号
用于参与逻辑生成各芯片复位信号
WDI
O
清看门狗计数器信号
由DSP写0x900c xxxx操作或GPIO取反产生清狗信号
PFO#
I
电源电压过低报警
5V供电电压低于4V时出现低电平。参与逻辑生成各芯片复位信号
REST_DSP#
O
DSP复位信号
DSP复位时间可以单独调整
REST
O
高电平复位信号输出
16C2550高电平复位
REST#
O
低电平复位信号输出
其它芯片复位信号
中断处理
INTA
I
串口芯片中断信号
高电平有效
INTB
I
串口芯片中断信号
高电平有效
GPIO4(INTS0#)
O
串口中断0
发送给DSP，INTA取反得到,接DSP的GPIO4
GPIO5(INTS1#)
O
串口中断1
发送给DSP，INTB取反得到，接DSP的GPIO5
其它信号
CLK50M
I
50M时钟输入
有源晶振一驱二，一路到DSP，一路到CPLD GCLK1输入端
CLK25LXT
O
网口芯片25M时钟
提供给LXT971(T触发器)
CLK25PLL
O
PLL25M时钟
由ICS512生成133M时钟
FLASHWP#
O
FLASH写保护
输出低电平时禁止写FLASH，用于程序代码保护
LED[1..0]
O
LED指示灯
调试或维护使用，由DSP的GPIO[7..6]透传得到(LED0为心跳显示)
GPIO6、GPIO7
I
DSP通用IO
用于控制LED并清看门狗
GPIO[9…12]
I
DSP通用IO
GPIO9控制485收发，其余备用
ALM_Q
O
报警开关量控制
输出到连接板的开关量(OC门)。最大上拉电平为9V，灌电流为500mA
ALM_S
O
报警音频输出
输出控制蜂鸣器
RESV
O
预留扩展输出
同ALM_Q
RT485
O
485收发模式选择
由GPIO9透传得到
系统共计使用23个输入脚，25个输出脚。报警声调部分可能需要宏单元比较多，时钟源为50M时钟。可能需要20-30个宏单元，其他部分需要宏单元较少，总共应不超过55个宏单元。选择EPM3064能满足设计需求。
元件数据手册里没有芯片管脚名称，需到www.altera.com下载封装及引脚信息。 作者: admin 时间: 2015-1-13 01:57
最后看看关于此项目的仿真：http://www.51hei.com/bbs/dpj-30593-1.html
