标题:
set_false_paths
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作者:
51黑fan
时间:
2016-1-31 03:47
标题:
set_false_paths
最近做了一点FPGA方面的工作，在用QuartusII对代码进行综合时四处查找资料，总算是对FALSE PATH有了一点点的理解，总得来说，FALSE PATH就是我们在进行综合分析时，不希望综合工具进行分析的那些路径。写出来和大家一起讨论。 在QuartusII的一个培训文档里面解释了什么时候要用到FALSE PATH： 1. 从逻辑上考虑，与电路正常工作不相关的那些路径，比如测试逻辑，静态或准静态逻辑。 2. 从时序上考虑，我们在综合时不需要分析的那些路径，比如跨越异步时钟域的路径。 下面举例说明： 先看图1，MUX_1和MUX_2是两个多路选择器，MUX_1的使能端C接到时钟clk，MUX_2的使能端C接到clk的反。于是可以发现MUX_1的S1端口是不可能经过MUX_2的S1端口到达MUX_2的D端口的，同理MUX_1的S2端口是不可能经过MUX_2的S2端口到达MUX_2的D端口。于是我们就不希望综合工具对这两条路径进行分析，就是说这两条路径就是我们所说的FALSE PATH： set_false_paths –through Mux_1/S1 –through Mux_2/S1 set_false_paths –through Mux_2/S2 –through Mux_2/S2
图1
再看图2，模块test_logic表示一个测试逻辑，它并不真正实现我们电路的功能，只是为了测试电路功能。所以我们就不希望综合工具对这这些路径进行分析，就是说这些路径就是我们所说的FALSE PATH：
图2
set_false_path –fall_from clk1–to [get_pins test_logic|*|datain] set_false_path –from [get_pins test_logic|*|clk] \ -to [get_pins test_logic|*|datain] set_false_path –from [get_pins test_logic|*|clk] -to [get_ports test_out] 然后看图3，reg1的输出和reg2的输入跨越了不同的时钟域clk1和clk2，我们不希望综合工具对这这些路径进行分析，就是说这些路径就是我们所说的FALSE PATH： set_false_path –from [get_pins reg1|clk]–to [get_pins reg2|datain]
图3
最后我们看图4，clk_100和clk_66仍然是两个不同的时钟域，这也是FALSE PATH： set_false_paths –from [get_clocks clk_100] –to [get_clocks clk_66] set_false_paths –from [get_clocks clk_66] –to [get_clocks clk_100] 实际上，这两条FALSE PATH可以用一条命令来代替： set_clock_groups –exclusive –group {clk_100} \ –group {clk_66} –group {clk_200} 这就涉及到set_clock_groups 命令了，我们以后再说。
图4
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