标题:
Altera的时序分析(setup/hold实图版本)
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作者:
51黑fan
时间:
2016-1-31 03:50
标题:
Altera的时序分析(setup/hold实图版本)
前面的笔记中，我们贴出了时序计算的两个公式，但这两个公司看起来让人头大，这里就结合TimeQuest的时序分析报告来说明
先补上公式：
Data Arrival Time = Launch Edge + Source Clock Delay + μtCO + Register-to-Register Delay
Data Required Time = Latch Edge + Destination Clock Delay – μtSU
[size=15.714285850524902px]Source Clock Delay = Tc2t
[size=15.714285850524902px]μtCO = Tco
[size=15.714285850524902px]Register-to-Register Delay = Tc2r
[size=15.714285850524902px]Destination Clock Delay = Tc2r
[size=15.714285850524902px]μtSU = Tsu
下面，上图
先Report出所有的时序报告
然后在上面的Report窗口，就会显示：
选中Core Clock Setup: SYSCLK，右侧的主窗口就会列举出所有SYSCLK的路径，
有很多，第一列Slack是余量，单位ns，只要是正数就没问题
如果我们想看具体的参数自己计算，那么右击你想查看的路径，选择Report Worst Case Path，就会列出出具体的参数了：
怎么样，公式里面的参数是不是全部出来了
其实我们都不用套进去算了，第一列的数值就是帮我们计算好了的，这里点进去只是一个检验的过程
如果出现时间违例，就可以点进来查看一下是哪里有问题。
由此可见，时序约束，首先是要有良好的编码习惯，其次就是写SDC约束脚本，
不过SDC脚本能调整的范围是有限的，所以良好的编码习惯就尤为重要了
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怎么样，公式里面的参数是不是全部出来了