CPLD+FPGA+Verilog HDL记录 - - Powered by Discuz!

标题: CPLD+FPGA+Verilog HDL记录 [打印本页]

作者: 51黑黑黑 时间: 2016-2-23 19:06
标题: CPLD+FPGA+Verilog HDL记录
总结：不用把每个步骤都写的很清楚，应该把该注意内容重点突出记录！

一、再次使用quartusII软件时，发现modelsim没有安装，其实入门指导文件里面时有的，但是刚开始嫌麻烦没有安装，结果现在还是要重新安装。
经验：尤其是内容比较少的文档，已经是精简中的精简，精华中的精华，每个内容都应该认真对待，尤其是初学者，更应该按照手册一步一步地来！

二、quartus II 11.0的有64bit的，但是一般使用32位的，即使你的系统时64位的也尽量使用32位的。
因为64位的容易崩溃。

三、完整的Verilog过程
项目名必须与设计的顶层模块名一致！！！
1新建项目选New Project Wizard，整个建立工程的过程会简单些。
新建完quartus ii project之后再新建Verilog.v文件，不然还是要新建.v文件输入程序；
2输入代码之后，增加pin-planner，即引脚分配，只管先增加引脚名称，与.v文件中定义的一致，输入输出编译后会自动定下来；
3pin

四、EPM240T100C5的命名
240个逻辑单元，100引脚，速度5

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