标题:
JD642 CPLD逻辑示意图
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作者:
51黑专家
时间:
2016-5-10 04:15
标题:
JD642 CPLD逻辑示意图
CPLD里主要译址逻辑关系，FLASH地址逻辑是采用向CE2空间的高空间执行写操作来换页的。例如对CE2的某空间（EA22：19＝0110）写任意数据，则FLASH高4位地址切换为0110。这点与用FPGA进行选址的DM642开发板逻辑方式不同。因为管脚资源有限，又考虑信号完整性，再加上CPLD资源有限，所以数据线没有引到CPLD，通过这个方式进行页切换。
因为页切换方式不同，所以FLASHBURN烧写用到的.out文件中相关代码要自己更改。另外超过虚拟页512K大小的程序BOOT也要做相关的调整。
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