<?xml version="1.0" encoding="gbk"?>
<rss version="2.0">
  <channel>
    <title> - FPGA/CPLD</title>
    <link>http://www.51hei.com/bbs/mcu-fpga-1.html</link>
    <description>Latest 20 threads of FPGA/CPLD</description>
    <copyright>Copyright(C) </copyright>
    <generator>Discuz! Board by Comsenz Inc.</generator>
    <lastBuildDate>Sat, 11 Apr 2026 08:43:36 +0000</lastBuildDate>
    <ttl>60</ttl>
    <image>
      <url>http://www.51hei.com/bbs/static/image/common/logo_88_31.gif</url>
      <title></title>
      <link>http://www.51hei.com/bbs/</link>
    </image>
    <item>
      <title>MIG IP核在Vivado中出现错误：[Place 30-575] Sub-optimal placement for a clock-...</title>
      <link>http://www.51hei.com/bbs/dpj-240714-1.html</link>
      <description><![CDATA[在Vivado配置完成引脚后，进行编译的时候，出现了如图1所示的错误，
目前解决的方法是 在输入的时钟到MMCM之间增加一级BUFG作为缓冲，代码如下：
BUFG usr_clk_bufg_inst 
(
   .I(sys_clk),         //引脚输入时钟
   .O(usr_clk_bufg) //传入MMCM的时钟
); / ...]]></description>
      <category>FPGA/CPLD</category>
      <author>liguanghui</author>
      <pubDate>Sun, 20 Jul 2025 13:26:26 +0000</pubDate>
    </item>
    <item>
      <title>《数字逻辑基础与Verilog设计》PDF文件</title>
      <link>http://www.51hei.com/bbs/dpj-240337-1.html</link>
      <description><![CDATA[（加）STEPHEN BROWN ZVONKO VRANESIC 著
夏宇闻 须毓孝 等译.《数字逻辑基础与Verilog设计》PDF文件]]></description>
      <category>FPGA/CPLD</category>
      <author>diatera</author>
      <pubDate>Tue, 10 Jun 2025 07:38:23 +0000</pubDate>
    </item>
    <item>
      <title>一个I2C uvm agent</title>
      <link>http://www.51hei.com/bbs/dpj-239899-1.html</link>
      <description><![CDATA[初来乍到，最近需要验证一个I2C代码，无法使用vip，所以手写了一个agent用作验证，分享给大家]]></description>
      <category>FPGA/CPLD</category>
      <author>liuq20052376</author>
      <pubDate>Tue, 29 Apr 2025 09:23:12 +0000</pubDate>
    </item>
    <item>
      <title>基于MIG _IP核的DDR3读写模型自行搭建仿真平台</title>
      <link>http://www.51hei.com/bbs/dpj-239349-1.html</link>
      <description><![CDATA[[*]首先在ViVado中调用MIG_IP核可以参考：DDR3 控制器 MIG IP 详解完整版 （native&amp;Vivado&amp;Verilog）_mig ip核-CSDN博客
[*]在调用完成后，需要点击open  IP example design...
[*]在该文件夹下将ddr3_model.v和ddr3_model_parameter.vh,拷贝到DDR3的sim仿真文件夹 ...]]></description>
      <category>FPGA/CPLD</category>
      <author>liguanghui</author>
      <pubDate>Tue, 18 Mar 2025 03:22:56 +0000</pubDate>
    </item>
    <item>
      <title>春节闲暇，学习下GAL16V8编程</title>
      <link>http://www.51hei.com/bbs/dpj-238978-1.html</link>
      <description><![CDATA[用WinCUPL 编程GAL16V8，自己也做了几个简单例子。不熟悉，折腾好长时间，一点问题都要反复排查。生产的文件可以用Proteus仿真，也可烧录到器件。很古老的器件了，资料很不好找。传上来，供有需要的朋友参考。

3个大文件在网盘:
    WinCUPL软件.zip
    wincpul操 ...]]></description>
      <category>FPGA/CPLD</category>
      <author>zmc419</author>
      <pubDate>Sat, 01 Feb 2025 06:10:24 +0000</pubDate>
    </item>
    <item>
      <title>GPAG 串口基础</title>
      <link>http://www.51hei.com/bbs/dpj-238807-1.html</link>
      <description><![CDATA[https://blog.csdn.net/weixin_53573350/article/details/132302730
https://blog.csdn.net/m0_61782452/article/details/136876129]]></description>
      <category>FPGA/CPLD</category>
      <author>nmgbtzyf</author>
      <pubDate>Fri, 03 Jan 2025 13:39:43 +0000</pubDate>
    </item>
    <item>
      <title>VERILONG串口单秒发数据简单实例</title>
      <link>http://www.51hei.com/bbs/dpj-238698-1.html</link>
      <description><![CDATA[/*+++++++TOP++++++++++++*/

module uart_tx(
    input                wire            sclk,
        input                wire                  rst_n,
        output                reg         uart_tx
    );

parameter                  CLK_FREQ ...]]></description>
      <category>FPGA/CPLD</category>
      <author>nmgbtzyf</author>
      <pubDate>Tue, 24 Dec 2024 02:37:13 +0000</pubDate>
    </item>
    <item>
      <title>Verilog 6位数字频率计设计 AX301 测量范围1Hz~999999KHz</title>
      <link>http://www.51hei.com/bbs/dpj-238688-1.html</link>
      <description><![CDATA[软件：Quartus语言：Verilog代码功能：6位频率计设计，测量范围1Hz~999999KHz频率分2档,1Hz和1KHz，当检测到频率大于1MHz时，自动切换到KHz单位]]></description>
      <category>FPGA/CPLD</category>
      <author>soilder02</author>
      <pubDate>Mon, 23 Dec 2024 04:17:01 +0000</pubDate>
    </item>
    <item>
      <title>fpga入门，接之前成功贴，调蓄USRT成功及经验</title>
      <link>http://www.51hei.com/bbs/dpj-238328-1.html</link>
      <description><![CDATA[这应该是算正式入门了吧，今天总于把UART搞定加入，流水灯
出了很多问题，一开始下载不稳定，原因没接地线，我想省地方利用电源地，结果....
串口340注意收发线，芯片的，CLK引脚，只能INPUT所以，340的TX不能接到这几个上，一开始也没注意，
也没仔细查资料，现在飞 ...]]></description>
      <category>FPGA/CPLD</category>
      <author>nmgbtzyf</author>
      <pubDate>Sat, 23 Nov 2024 07:30:17 +0000</pubDate>
    </item>
    <item>
      <title>新手入门成功庆贺帖</title>
      <link>http://www.51hei.com/bbs/dpj-238158-1.html</link>
      <description><![CDATA[自己焊了一个ep4ce  .板  倒了好几天，和当初32一样，也是下载器连不上，可是头大了一阵子，查这查那，刨除一切，可能不可能， 终于搞定了，只要能连上下载器，说明我的板子焊接都没问题，可以运行，所有都查了个遍，最后的原因是那个r48晶振电阻没有焊接，有的原理图就 ...]]></description>
      <category>FPGA/CPLD</category>
      <author>nmgbtzyf</author>
      <pubDate>Sun, 10 Nov 2024 15:18:41 +0000</pubDate>
    </item>
    <item>
      <title>基于状态机和VerilogHDL的学号显示控制电路设计</title>
      <link>http://www.51hei.com/bbs/dpj-236604-1.html</link>
      <description><![CDATA[1 设计任务

基于VerilogHDL和状态机，完成学号显示控制电路设计。

例如学号：21002495

功能要求如下：

-用八个数码管显示；

-学号按照10hz的时钟的节拍从右而左进入，从学号的高位开始进入；

-8位学号全部进入后停顿5s，然后全部熄灭，再重新开始；
 ...]]></description>
      <category>FPGA/CPLD</category>
      <author>aceamber</author>
      <pubDate>Sun, 23 Jun 2024 17:19:16 +0000</pubDate>
    </item>
    <item>
      <title>VHDL语言的倒数计时器-具体思路</title>
      <link>http://www.51hei.com/bbs/dpj-235205-1.html</link>
      <description><![CDATA[设计要求：
1. 4位数码管显示, 2位显示分钟，2位显示秒钟；
2. 有4个操作按键：“选择按键”，“+按键”，“-按键”，“开始按键”；
3. 初始状态为：数值设定状态，通过“选择按键”来切换，调整分钟或秒钟，然后再通过“+按键”和“-按键”来设定数值的加减，秒钟 ...]]></description>
      <category>FPGA/CPLD</category>
      <author>fanfusuzi</author>
      <pubDate>Sat, 06 Apr 2024 10:01:29 +0000</pubDate>
    </item>
    <item>
      <title>基于fpga的输入信号边沿滤波(上升沿/下降沿)微秒 veilog</title>
      <link>http://www.51hei.com/bbs/dpj-234151-1.html</link>
      <description><![CDATA[滤波效果如图所示


直接上代码

veilog源码
module my_filter_us(
        input clk,//200Mhz
        input rst,
        input pulse_in,
        input[7:0] pulse_delay,//滤波数值输入，单位us  1-100
        output reg pulse_out=1



);
reg ...]]></description>
      <category>FPGA/CPLD</category>
      <author>51hei圆圆</author>
      <pubDate>Mon, 22 Jan 2024 16:56:22 +0000</pubDate>
    </item>
    <item>
      <title>FPGA三国志（大白话介绍FPGA发展历程，通俗易懂）</title>
      <link>http://www.51hei.com/bbs/dpj-231764-1.html</link>
      <description><![CDATA[本文的作者是Altera(现已被英特尔收购）一位员工，详细介绍了FPGA的发展历程和技术演进过程，非常有助于对整个FPGA技术有个全面的了解。]]></description>
      <category>FPGA/CPLD</category>
      <author>hero_71</author>
      <pubDate>Wed, 20 Sep 2023 02:36:40 +0000</pubDate>
    </item>
    <item>
      <title>这是我采用verilog编写的浮点转定点模块</title>
      <link>http://www.51hei.com/bbs/dpj-231330-1.html</link>
      <description><![CDATA[根据IEEE 754标准设计一个无除法任意数据转换模块，其中有些设计可供初学者学习]]></description>
      <category>FPGA/CPLD</category>
      <author>原始山林</author>
      <pubDate>Mon, 28 Aug 2023 02:29:32 +0000</pubDate>
    </item>
    <item>
      <title>FPGA三人抢答器核心代码</title>
      <link>http://www.51hei.com/bbs/dpj-230244-1.html</link>
      <description><![CDATA[module Top_Qiangdaqi(
]]></description>
      <category>FPGA/CPLD</category>
      <author>FPGACEEAN</author>
<enclosure url="http://c.51hei.com/d/forum/input rst_n,//低电平复位
" length="//input [2:0]kint,//按键输入
" type="image/jpeg" />      <pubDate>Tue, 04 Jul 2023 04:18:53 +0000</pubDate>
    </item>
    <item>
      <title>FPGA做的CPU指令运算器,只有加减乘,没有除,实验箱是DE2-115</title>
      <link>http://www.51hei.com/bbs/dpj-229408-1.html</link>
      <description><![CDATA[设计一个简单的CPU指令运算器，指令格式如下：完成的具体功能定义如下：（1） 操作类型1：将操作数1作为一个无符号二进制数，在七段管以十进制显示二进制序列等效值。（2） 操作类型2：实现操作数3、操作数4之间相加、减、乘的操作，在七段管以十/十六进制进制显示操作 ...]]></description>
      <category>FPGA/CPLD</category>
      <author>axeljs</author>
      <pubDate>Tue, 30 May 2023 13:58:46 +0000</pubDate>
    </item>
    <item>
      <title>VHDL四选一的结构描述</title>
      <link>http://www.51hei.com/bbs/dpj-227489-1.html</link>
      <description><![CDATA[VHDL语句的四选一结构描述
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity erxuanyi is
    Port ( A, B, Sel : in std_logic;
           Y : out std_logic);
end erxuanyi;
architecture Behavioral of erxuanyi is
begin
    Y  A(0), B =&gt; B(0), S ...]]></description>
      <category>FPGA/CPLD</category>
      <author>2823126132</author>
      <pubDate>Fri, 17 Mar 2023 07:42:42 +0000</pubDate>
    </item>
    <item>
      <title>FPGA电压采集DA输出原理图</title>
      <link>http://www.51hei.com/bbs/dpj-225752-1.html</link>
      <description><![CDATA[]]></description>
      <category>FPGA/CPLD</category>
      <author>yin1234579</author>
      <pubDate>Mon, 12 Dec 2022 07:51:52 +0000</pubDate>
    </item>
    <item>
      <title>VHDL编写的汽车尾灯控制器代码</title>
      <link>http://www.51hei.com/bbs/dpj-225545-1.html</link>
      <description><![CDATA[用VHDL编写的汽车尾灯控制器左右转均循环点亮
刹车全量
故障全闪]]></description>
      <category>FPGA/CPLD</category>
      <author>小灰灰、</author>
      <pubDate>Mon, 05 Dec 2022 10:42:59 +0000</pubDate>
    </item>
  </channel>
</rss>