这个FPGA程序错误什么意思？尽力了，弄不出来

正文摘要:

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity 111 is port(clk50m:in std_logic; rst :in std_logic; d:out std_logic_vector(3 downto 0); s:out std_logic_vector ...