各位大佬可以帮忙看看怎么用verilog hdl 设计这个电路吗？

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发布时间: 2021-10-15 11:24

一个线性反馈移位寄存器，大家帮忙设计一下可以吗

ID:388929 发表于 2021-10-15 15:22

坛里有规定，不能直接求代码的哦

ID:123289 发表于 2021-10-15 15:22

给每个部件起个名子，就有了：名子.CLK、名子.d、名子.Q、……，

ID:827243 发表于 2021-10-15 14:25

奇怪的想法，如果q为零，就是全零的稳态电路，有什么意义呢？

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