[CPLD] signaltap波形与实际逻辑不相符，怎么办？

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发布时间: 2022-12-18 10:47

请教一个问题，我用的CPLD是altera的max ii；目前的情况是：有7个io引脚，当7个io引脚(data_in)其中任何一个变化的时候要产生一个FIFO写使能脉冲(wrreq)；其中data_in是输入的7个io引脚，pre_data_in是上个clk周期da ...

ID:491796 发表于 2022-12-22 15:23

是不是按键抖动的原因？

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