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高速先生成员--周伟 华为高速信号研究团队在DesignCon 2026上发表的论文《PAM6 vs. PAM8 - a Few Considerations more》，对比了448Gps高速信号速率下两种编码技术的优劣，随后2026年5月25日，华为公司董事、半导体业务部总裁何庭波在国际电路与系统研讨会（ISCAS 2026）的主旨演讲中，正式提出了指导半导体产业发展的新原则——“韬（τ）定律”。这条以“时间缩微”为核心的新路径，意在突破传统“摩尔定律”以“几何缩微”（不断缩小晶体管尺寸）为主的发展瓶颈。而“韬（τ）定律”的核心思想是 “时间缩微” ——压缩信号传播、数据搬运与系统协同所消耗的时间来提升性能，而非简单依赖缩小晶体管的几何尺寸。为实现上述目标，华为推出了其核心技术——逻辑折叠（Logic Folding）。它的技术本质不是简单的芯片堆叠，而是一种系统级的拓扑重组，它打破了传统的二维平面设计，为了实现更多的功能不是将芯片越做越大或是将晶体管越缩越小，而是将电路的关键逻辑模块在三维空间中进行垂直布局。这一技术好比将一个摊开的“平面城市”改造为拥有大量垂直交通的“立体城市”，通过缩短模块间的物理距离，极大地压缩信号传输时间。 有意思的是，这种时间压缩的理念，不仅适用于芯片内部，也能恰当地解释我们今天要说的 PAM调制技术的演进逻辑：从PAM4到PAM6再到PAM8，每单位时间内塞入更多信息的演进路径，正与“时间缩微”的理念不谋而合。 如下图所示，从PAM4到PAM6再到PAM8，相当于在各自同一时间窗口内堆积更多的眼图，相对于NRZ传输一定数量的数据需要更多的时间，而通过PAMx编码后，同一时间传输更多的数据，提升了信号的传输速率和效率（时间微缩）。这种方式也可以和物理芯片在三维空间中的重新布局一样，它们都遵循着同一个核心逻辑：当物理资源的扩张（如芯片制程或信道带宽）逼近极限时，通过在同一个时间单位内“压缩”或“塞入”更多信息，来提升性能，所以说完美契合了“韬（τ）定律”的核心思想。 
（图片摘自
DCON26_PAPER_Track07_400GChannelsforAIApplicationsPassiveActiveCopperCableAssembliestoEnableScaleUpScaleOut_212_31.pdf） PAM技术主要通过在一个符号周期内使用更多电压电平来传输更多比特，从而在单位时间内传输更多数据。PAM4使用4个电平，一个符号代表2个比特。相比之下，PAM6使用6个电平，一个符号代表约2.585比特；PAM8使用8个电平，一个符号可代表完整的3个比特。 为了实现448Gbps的超高单通道速率，业界开始评估PAM4、PAM6和PAM8三种备选方案。在完全相同的传输速率下（448Gbps），它们采用了不同的技术组合： 
PAM4通过最高速的时钟来压缩时间。PAM6和PAM8则选择降低对“频率”的要求，转而用更复杂的编码技巧换取更宽松的信号周期，在时间上找到了一条更经济的“缓冲道”，本质上都是在“时间维度”上的灵活运用。 而这篇DesignCon2026技术论文《PAM6 vs. PAM8 - a Few Considerations more...》聚焦于下一代 448Gbps 高速有线通信的调制方案选择，在 PAM4 面临带宽瓶颈（其112GHz奈奎斯特频率接近信道和硅技术的物理极限）的背景下，探讨 PAM6 和 PAM8 哪种高阶脉冲幅度调制方案更适合作为 448Gbps 速率的替代路径。 文章主要的研究方法是首先基于理论分析：建立包含发射机噪声、接收机噪声、串扰、量化噪声、抖动、残留ISI、DAC非线性（RLM）等影响因素的数学模型，比较PAM4、PAM6、PAM8在相同比特率下的理论信噪比（SNR）和符号误码率（SER）等方面的理论优劣。 然后再通过实验验证：使用 7nm CMOS 的 SerDes 模拟前端 （AFE）包含CTLE、时钟生成等硬件环境，及 MATLAB 软件实现数字信号处理（FFE、DFE、MLSD、FEC编解码）等搭建混合测试平台，在短通道（~31dB@36.25GHz）和长通道（~44dB@36.25GHz）两者均近似恒定斜率上实测 PAM6 与 PAM8 的性能（因为硬件限制，实际用145 Gbps速率测试，但可等比折算到448Gbps）。在同等噪声下的对比如下表所示。 
从表中可以看出，表面看PAM8 符号率最低，信道损耗最小，似乎最有利；但实际上PAM8电平间隔急剧减小，导致对噪声、非线性、量化误差极其敏感。理论上的SNR劣势（7.36dB）需要靠更低的信道损耗来弥补，但实测发现难以完全补回，如下图所示。 
从实测性能上来看，不管是长通道还是短通道，PAM8的误码率比PAM6高一个数量级，即使它的信道损耗更低。另外PAM8 对非线性非常敏感，导致 DFE 抽头值大幅下降（从0.5+降至0.1），均衡效果变差，PAM6 则相对稳健。从FEC纠错能力看，单KP4 RS(544,514) FEC时，PAM6 短通道可通过，长通道接近不达标状态，而PAM8 短通道和长通道均无法通过。 下图显示通过增加硬解码（HD）汉明300/310内码后的FEC符号误差概率，PAM6两种信道案例均获得了轻微改善。短通道原本已通过KP4目标阈值，但额外的小幅余量不足以使长通道案例达到KP4 FEC的范围。 
类似地，下图显示了相同PAM8通道案例在添加硬解码汉明180/189内码后的FEC符号误差概率，该图与上面图片对比表明，PAM8的两种通道案例均获得了更显著的改善。原本失败的两种情况现在都通过了KP4目标阈值，短通道案例具有相当大的余量，长通道案例则勉强通过。说明PAM8 必须依赖更强的FEC（更大开销或级联编码），而这会增加延迟和功耗。 
最后得出关键的结论，在 448Gbps 这一代有线通信中，尽管 PAM8 能进一步降低信道损耗和符号率，但在实际工程实现中，它对非线性的敏感性、对ADC 量化精度的要求、以及更差的抖动缩放特性，使其整体性能不如PAM6，换句话说PAM8也并非 PAM4 的最佳替代者；PAM6 以其更均衡的性能、对非线性和噪声的相对宽容、以及与现有纠错技术的更好配合，在“时间缩微”与“信号完整性”之间取得了更优的折衷。这为后续高速 SerDes 的调制方案选择提供了重要的量化依据和设计指导。 如果未来信道与硅技术能逼近 PAM4 的奈奎斯特带宽，PAM4 仍是最优选择。若必须降速，PAM6 相比 PAM8 具备更稳健、更均衡的工程候选方案。PAM8 需要更理想的信道（极低噪声、高线性度、高分辨率ADC）才能发挥潜力，这在当前技术下不现实。PAM6 整体优于 PAM8，在相同的速率、信道、工艺条件下，PAM6 取得了更低的误码率、更好的非线性容限、更均衡的工程实现复杂度。PAM8 的理论“时间缩微”优势被信号完整性问题抵消，虽然降低了符号率（时间压力减小），但电平间隔的大幅缩小带来了更严重的噪声、非线性、量化误差问题，最终得不偿失。 （本文结合最新的“韬定律”理解和基于
DCON26_PAPER_Track09_PAM6vs.PAM8FewConsiderationsMore85_51.pdf文章的解读，文章内容和大部分图片均出自该文章，如果理解有误，请大家提出，我们一定虚心接受并纠正。） 问题来了： 光进铜退，CPC还有机会吗？
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