# Error loading design（Modelsim)

ID:86204 · 发表于 2015-7-20 02:13

用Modelsim仿真，编译都通过了，然后选择仿真时蹦出个这个错误。

找不到原因，开始发现端口写的时候出了些问题（编译没发现），但改了之后还是继续有这个问题。

哈哈哈哈哈，我解决了，解决了，确实还是端口出现了问题，改了就OK了
下面是修改后的：

开始讲digg用reg定义了，改成wire之后，就OK了，
还有之前犯的是dig(digg),最开始我将两个的位置写反了，该写在括号里面的写在外面了，这个也是不能弄混淆的。
上面这些错误都是Modelsim编译时所无法发现的，主要还是写端口

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