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Verilog数据类型的定义可以在模块外面吗?比如wire,reg等

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ID:243193 发表于 2017-12-22 11:34 | 显示全部楼层 |阅读模式
verilog语句中,像数据类型的定义可以在模块的任何地方(我说的在块外面)吗? 比如wire,reg等。

module xxx(x,x,x);
always @(....) begin

end

reg xx; <------------------------------------------------------
wire xx;<------------------------------------------------------
always @(....) begin

end

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