请教FPGA的IO口异常的问题？

ID:408091 · 发表于 2019-6-2 09:36

FPGA的p_spi_cs_o有时候在进入p_spi_cs_o <= '0';的状态的时候并没有输出低，VHDL代码如下：

if (p_uart_rx_i = '0') then
s3_uart_rx_status <= C_UART_RX_SAMPLE_START_BIT;
s10_spi_cs_cnt <= 0;
p_spi_cs_o <= '0';
p_spi_clk_o <= '0';
else
if(s10_spi_cs_cnt < C_SPI_CS_AUTO_CNT) then
s10_spi_cs_cnt <= s10_spi_cs_cnt + 1;
else
p_spi_cs_o <= '1';
end if;
end if;

请指导

ID:415123 · 发表于 2019-6-2 22:00

没有看到驱动时钟

ID:123289 · 发表于 2019-6-4 09:55

p_spi_cs_o与p_spi_cs_o <= '0'没有关系，
是当p_uart_rx_i = '0'时才输出低。

ID:408091 · 发表于 2019-6-18 22:03

honey_teck 发表于 2019-6-2 22:00
没有看到驱动时钟

有驱动时钟，没放出来

ID:408091 · 发表于 2019-6-18 22:05

yzwzfyz 发表于 2019-6-4 09:55
p_spi_cs_o与p_spi_cs_o

用逻辑分析仪可以看到p_uart_rx_i 已经为低电平，但是p_spi_cs_o并没有出低电平；p_spi_cs_o没有出低电平是概率事件，大概万分之一

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