内存里面是怎么样的，你知道吗

买电脑最重要的参考指标之一是快，而快慢与否由DDR决定，自从上一篇文章介绍完各种类DDR的特性功能后，今天我们详细介绍DDR时序电路与连线拓补。

图1 DDR4

SDRAM、DDR、DDR2、DDR3、DDR4的读写时序整体类似，区别在于间隔时间、命令形式、有新增功能等。

以图表的形式说明内存读写时序关系。

CK/CK#：时钟信号，地址和命令信号在时钟的上升沿有效，数据信号在时钟的上升沿和下降沿都有效。

R：表示读命令；

W：表示写命令；

A：表示地址命令，包括行地址、列地址、块地址、块组地址；

D：表示数据，包括数据和数据选通信号；

AL：命令之间的间隔时间，每类芯片的间隔时间是不同的，以时钟的个数为单位；

CL：读的数据从内部存储单元到数据总线的时间，即数据潜伏期；

CWL：写数据时的延时，要比CL短的多。

下面的几个表，行数都一样，第一行表示时钟信号；第二行表示命令信号；第三行表示数据信号；第四行表示第一个读/写命令发出后的时间间隔情况；第五行表示第二个读/写命令发出后的时间间隔情况；第六行表示第三个读/写命令发出后的时间间隔情况；

内存芯片的操作时序很多，如普通读或写时序、突发读或写时序、读后接着读时序，读后写时序、多功能寄存器设置操作时序、校准时序等等，现在仅仅以突发的读写时序为例说明内存的一般性操作时序。

无间隔的连续突发读时序如表1所示，突发长度为4。数据是连续输出的，每4个字节需要一个潜伏期CL。

表1 无间隔的突发数据读操作

有一个时钟周期间隔的突发读操作如表2所示，每四个数据中间有一个时钟周期的间隔。如果读命令有两个时钟间隔，数据中也有两个时钟间隔。

表2 有一个时钟间隔的突发数据读操作

无间隔的连续突发写操作如表3所示，突发长度为4，数据连续输入到内存中，CWL的时间间隔一般是1~2个时钟周期。

表3 无间隔的突发数据写操作

有一个时钟间隔的突发写操作如表4所示，同读操作一样，每四个数据中间有一个时钟间隔，如果是写命令有两个时钟间隔，则数据中间也有两个时钟间隔。

表4 有一个时钟间隔的突发数据写操作

T型走线拓扑结构如图所示，一个内存控制器上挂载4个内存芯片。

图2 T型走线拓扑

T型结构的走线，每条线的臂长相等，保证信号同时到达终端芯片。

Fly-By型走线拓扑，一个内存控制器上挂载4个内存芯片，如图所示。

图3 Fly-By型走线拓扑

Fly-By结构，走线简单，按照就近原则连线，数据线的走线与其他三类不同，每个DDR芯片的数据端直接连接到控制器上。Fly-By结构的走线有它的适用条件，DDR控制器和内存芯片必须支持读写平衡，如果芯片不支持读写平衡，就不能用Fly-By结构的走线。

由于信号频率非常高，电磁波在PCB板中的传播速度就不能忽略其影响。

以美光的DDR4 SDRAM MT40A系列为例：

0.625ns @ CL=22(DDR4-3200)-062E

数据速率3200Mbit/s DQS信号频率fDQS=1600MHz,TDQS=625ps

Tr=360ps或电平上升斜率：18V/ns

电平门限：直流>=0.84V <=0.36V

上升时间：26.67ps

高电平持续时间：285.83ps

交流>=0.96V <=0.24V

上升时间：40.00ps  

高电平持续时间：272.5ps V=600ps/inch

允许的最大相位偏差时间：259.16ps/232.5ps

允许的最大PCB板的线长偏差：0.432inch/0.3875inch

这个计算存在几个问题，抖动、等未考虑在内，实际中的线长偏差要比这里计算出来的值小。

允许线长偏差有几种，要区别对待，如时钟线和控制线、地址线的偏差；时钟线和数据线之间的偏差；数据选通信号线与数据线的容许偏差等，具体的设计要参考芯片手册的推荐值。