基于单片机的TDC-GP2热量表的程序设计

1. 
   
2. 
   
3. //TDC-GP2与MSP430F413通讯C程序
   
4. //========================================
   
5. #include <msp430x43x.h>
   
6. #include <math.h>
   
7. //#include "heat_meter.h"
   
8. //========================================
   
9. #define Init_GP2                 0x70 //初始化TDC
   
10. #define Start_Cycle              0x01 //脉冲发送
    
11. #define Start_Temp               0x02 //开始温度测量
    
12. #define Start_Cal_Resonator      0x03 //校准晶振时钟
    
13. #define Start_Cal_TDC            0x04 //校准TDC
    
14. 
    
15. //定义各管脚工作状态名称
    
16. #define PVCCOn        P4OUT |= BIT0
    
17. #define PVCCOff       P4OUT = 0;
    
18. #define SSNEn         P3OUT &=~BIT0          // GP2 R/W enable
    
19. #define SSNDs         P3OUT |= BIT0          // GP2 R/W disable
    
20. #define RSTNHigh      P3OUT |= BIT4
    
21. #define RSTNLow       P3OUT &=~BIT4
    
22. #define StartEn       P1OUT |= BIT6          // GP2 En_Start
    
23. #define StartDs       P1OUT &=~BIT6
    
24. #define StopEn        P1OUT |= BIT7          // GP2 En_Stop
    
25. #define StopDs        P1OUT &=~BIT7
    
26. #define Up            P1OUT |= BIT2
    
27. #define Down          P1OUT |= BIT3
    
28. #define Close         P1OUT &=~(BIT2 + BIT3)
    
29. //配置GP2流量测量
    
30. //const unsigned char ConfigGP2[23] = {0x50,0x80,0x37,0x8A,0x68,0x81,0x21,0x44,0x00,0x82,0xE0,0x32,0x00,0x83,0x08,0x33,0x00,0x84,0x20,0x34,0x00,0x70,0x01};
    
31. const unsigned char ReadGP2STAT[3] = {0xB4,0x55,0x55};
    
32. const unsigned char ReadRes0[5] = {0xB0,0x55,0x55,0x55,0x55};
    
33. const unsigned char ReadRes1[5] = {0xB1,0x55,0x55,0x55,0x55};
    
34. const unsigned char ReadRes2[5] = {0xB2,0x55,0x55,0x55,0x55};
    
35. const unsigned char ReadRes3[5] = {0xB3,0x55,0x55,0x55,0x55};
    
36. //=========================================
    
37. //以下为初始化函数
    
38. void InitialPort(void);//初始化端口
    
39. //以下为内部函数定义，详细说明见函数部分
    
40. //=======================================
    
41. void InitialGP2(void);//初始化GP2
    
42. void OpCodeGP2 (unsigned char opcode); // 写1 Byte op-codes 到 GP2
    
43. void ConfigGP2 (unsigned long data); // 配置GP2寄存器
    
44. void MeasureTemp(void);//温度测量
    
45. void ReadGP2ST(void);//读GP2状态寄存器
    
46. void ReadData(unsigned char Count,volatile unsigned char * point,volatile unsigned char * point_d);//读GP2结果寄存器数据
    
47. void FireStart(void);// 发送点火脉冲
    
48. void CalStart(void);//校准时钟测量
    
49. void HXOn(void);//切换校准时钟时高速晶振状态到开启
    
50. void HXOff(void);//切换校准时钟时高速晶振状态到关闭
    
51. void NOP10(void);// 10_NOP()机器周期延迟
    
52. void TempCal(void);//温度校准测量
    
53. //=======================================
    
54. #pragma memory = no_init
    
55. unsigned long DisplayData[8];//0:heat,1:cool,2:volume,3:heatKwh,4:volumeL,5:workTime,6:LCDDate,7:LCDTime
    
56. #pragma memory = default
    
57. unsigned char SPITxCount,SPIRxCount;
    
58. unsigned char SPIMaskBuf[5];
    
59. unsigned char Res0[4];
    
60. unsigned char Res1[4];
    
61. unsigned char Res2[4];
    
62. unsigned char Res3[4];
    
63. unsigned int GP2ST;
    
64. unsigned long T1,T2,T3,T4;
    
65. unsigned long PT1,PT2;
    
66. float CorrectFactor;
    
67. const float A = 3.862314E-3;
    
68. const float B = -6.531493E-7;
    
69. //=======================================
    
70. union longValue
    
71. {
    
72. unsigned long uWord;
    
73. unsigned char lByte[4];
    
74. };
    
75. union intValue
    
76. {
    
77. unsigned int uInt;
    
78. unsigned char lByte[2];
    
79. };
    
80. //=======================================
    
81. void main(void)
    
82. {
    
83. InitialPort();
    
84. _EINT();
    
85. SPIRxCount = 0;
    
86. Delay(50000);
    
87. 
    
88. _NOP();
    
89. 
    
90. PVCCOn;
    
91. InitialGP2(); //初始化GP2
    
92. 
    
93. while(1)
    
94. {
    
95.   //HXOn();
    
96.   //Delay(5000);
    
97.   CalStart();   //时钟校准
    
98.   //HXOff();
    
99.   //MeasureTemp();
    
100.   //_NOP();
     
101.   //TempCal();
     
102.   //Display(PT1);
     
103.   //LCDRAM[3] |= 0x80;
     
104.   //StopWTD();
     
105.   //AdjustLCD();
     
106.   //RunLCD();
     
107.   Close;
     
108.   Up;
     
109.   FireStart();
     
110.   Close;
     
111.   Down;
     
112.   LPM0;
     
113.   ReadGP2ST();
     
114.   ReadData(5,(unsigned char *)ReadRes0,(unsigned char *)Res0);
     
115.   ReadData(5,(unsigned char *)ReadRes1,(unsigned char *)Res1);
     
116.   ReadData(5,(unsigned char *)ReadRes2,(unsigned char *)Res2);
     
117.   ReadData(5,(unsigned char *)ReadRes3,(unsigned char *)Res3);
     
118.   _NOP();
     
119.   StopWTD();
     
120.   LPM3;
     
121.   /*InitialGP2();
     
122.   Close;
     
123.   Down;
     
124.   FireStart();
     
125.   Close;
     
126.   Up;
     
127.   //LPM0;
     
128.   StopWTD();
     
129.   LPM3;
     
130.   */
     
131. }
     
132. }
     
133. //=======================================
     
134. //端口初始化
     
135. void InitialPort(void)
     
136. {
     
137. WDTCTL = WDTPW + WDTHOLD;    // Stop WDT
     
138. //FLL_CTL0 = XCAP14PF;         //set load capacitance for 32k xtal
     
139. 
     
140. //SCFQCTL = SCFQ_4M;
     
141. 
     
142. //LCDCTL = LCDON + LCD4MUX + LCDP1;        // STK LCD 4Mux, S0-S19
     
143. //BTCTL = BTFRFQ0;          // STK LCD freq
     
144. P5SEL = 0xFC;                            // Common and Rxx all selected
     
145. P4DIR |= BIT0;           //PVCC
     
146. 
     
147. P1SEL |= BIT5;
     
148. P1DIR |= BIT2 + BIT3 + BIT5 + BIT6 + BIT7;        //P1.2 SW2,P1.3 SW1
     
149.                                                    //P1.5 32.768kHz Output as GP2 Clock
     
150.                                                    //P1.6 as GP2 En_Start,P1.7 as GP2 En_Stop
     
151. P2DIR |= BIT2 + BIT3;
     
152. P2IE |= BIT7;
     
153. P2IES |= BIT7;
     
154. 
     
155. 
     
156. TACTL = TASSEL_1 + MC_2 + TACLR;    //ACLK, continous mode
     
157. ME1 |= USPIE0;                            // Enable USART0 SPI mode
     
158. UCTL0 |= CHAR + SYNC + MM;                // 8-bit SPI Master **SWRST**
     
159. UTCTL0 |= /*CKPH + */SSEL1 + SSEL0 + STC;     // SMCLK, 3-pin mode
     
160. UBR00 = 0x02;                             // UCLK/2
     
161. UBR10 = 0x00;                             // 0
     
162. UMCTL0 = 0x00;                            // no modulation
     
163. UCTL0 &= ~SWRST;                          // Initalize USART state machine
     
164. IE1 |= URXIE0;                            // Receive interrupt enable
     
165. P3SEL |= 0x0E;                            // P3.1-3 SPI option select
     
166. P3DIR |= BIT0 + BIT4;                     // P3.0 output direction
     
167. TBCTL = TBSSEL_1 + ID_2 + TBCLR;          //Setup Timer_B
     
168. TBCCR1 = 16384;
     
169. TBCCTL1 =CCIE;
     
170. TBCTL |= MC_2;
     
171. }
     
172. //========================================
     
173. //GP2 寄存器配置
     
174. void InitialGP2(void)
     
175. {
     
176. unsigned char i = 0;
     
177. SSNDs;
     
178. _NOP();
     
179. RSTNHigh;
     
180. _NOP();
     
181. RSTNLow;
     
182. _NOP();
     
183. RSTNHigh;
     
184. StartEn;  //开启start_en
     
185. StopEn; //开启stop_en
     
186. OpCodeGP2(0x50); // GP2复位
     
187. _NOP();
     
188. ConfigGP2(0x80338468);//内部不分频，fire脉冲频率为1MHz，发送3个fire脉冲。对于4MHz时钟校准是基于8个周期的32K时钟，高速时钟持续工作，温度测量应用高速时钟128us周期时间,2次热身测量，4个温度测量端口（2个温度传感器，一个测冷水，一个测热水）。TDC自动校准，选择测量范围2
     
189. _NOP();
     
190. ConfigGP2(0x81214400);//ALU计算第一个stop - start
     
191. _NOP();
     
192. ConfigGP2(0x82E01900); //启动所有GP2中断源，设置第一个stop的使能窗口，在50us后允许接受第一个stop脉冲
     
193. _NOP();
     
194. ConfigGP2(0x83081A00);//设置第2个stop的使能窗口，在51us后允许接受第二个stop脉冲， 256us后未接到stop信号溢出
     
195. _NOP();
     
196. ConfigGP2(0x84201A80);//设置第3个stop德使能窗口，在52us后允许接受第三个stop脉冲
     
197. _NOP();
     
198. ConfigGP2(0x85000000);
     
199. _NOP();
     
200. }
     
201. //-----------------------------------
     
202. void FireStart(void)
     
203. {
     
204. OpCodeGP2(0x70);  //Init
     
205. //Delay(4000);
     
206. _NOP();
     
207. OpCodeGP2(0x01);  //Start Cycle
     
208. //ReadGP2ST();
     
209. _NOP();
     
210. }
     
211. //-----------------------------------
     
212. void MeasureTemp(void)
     
213. {
     
214. unsigned char i;
     
215. union longValue vardata;
     
216. Delay(500);
     
217. OpCodeGP2(Start_Temp);
     
218. Delay(500);        //wait for measurement finish
     
219. 
     
220. ReadGP2ST();
     
221. 
     
222. if(GP2ST & 0x1E00)
     
223. {
     
224.   T1 = 0;
     
225.   T2 = 0;
     
226.   T3 = 0;
     
227.   T4 = 0;
     
228.   return;
     
229. }
     
230. 
     
231. ReadData(5,(unsigned char *)ReadRes0,(unsigned char *)Res0);
     
232. ReadData(5,(unsigned char *)ReadRes1,(unsigned char *)Res1);
     
233. ReadData(5,(unsigned char *)ReadRes2,(unsigned char *)Res2);
     
234. ReadData(5,(unsigned char *)ReadRes3,(unsigned char *)Res3);
     
235. _NOP();
     
236. 
     
237. for (i = 0;i < 4;i++)
     
238. {
     
239.   vardata.lByte[i] = Res0[i];
     
240. }
     
241. T1 = vardata.uWord;
     
242. 
     
243. for (i = 0;i < 4;i++)
     
244. {
     
245.   vardata.lByte[i] = Res1[i];
     
246. }
     
247. T2 = vardata.uWord;
     
248. 
     
249. for (i = 0;i < 4;i++)
     
250. {
     
251.   vardata.lByte[i] = Res2[i];
     
252. }
     
253. T3 = vardata.uWord;
     
254. 
     
255. for (i = 0;i < 4;i++)
     
256. {
     
257.   vardata.lByte[i] = Res3[i];
     
258. }
     
259. T4 = vardata.uWord;
     
260. 
     
261. _NOP();
     
262. 
     
263. }
     
264. //-----------------------------------
     
265. void CalStart(void)
     
266. {
     
267. unsigned char i;
     
268. unsigned int High16,Low16;
     
269. float buf;
     
270.   
     
271. union longValue vardata;
     
272. union intValue varint;
     
273. OpCodeGP2(0x03);
     
274. LPM0;
     
275. 
     
276. ReadData(5,(unsigned char *)ReadRes0,(unsigned char *)Res0);
     
277. 
     
278. for (i = 0;i < 4;i++)
     
279. {
     
280.   vardata.lByte[i] = Res0[i];
     
281. }
     
282. 
     
283. varint.lByte[0] = vardata.lByte[0];
     
284. varint.lByte[1] = vardata.lByte[1];
     
285. 
     
286. Low16 = varint.uInt;
     
287. 
     
288. varint.lByte[0] = vardata.lByte[2];
     
289. varint.lByte[1] = vardata.lByte[3];
     
290. 
     
291. High16 = varint.uInt;
     
292. 
     
293. buf = (float)Low16;
     
294. 
     
295. CorrectFactor = buf/65536 + High16;
     
296. CorrectFactor *=1000;
     
297. 
     
298. Display(CorrectFactor);
     
299. 
     
300. LCDRAM[4] |= 0x80;
     
301. AdjustLCD();
     
302. RunLCD();
     
303. }
     
304. //===================================
     
305. void HXOn(void)
     
306. {
     
307. ConfigGP2(0x80324668);
     
308. }
     
309. //===================================
     
310. void HXOff(void)
     
311. {
     
312. ConfigGP2(0x80324E68);
     
313. }
     
314. //===================================
     
315. void OpCodeGP2 (unsigned char opcode)     // send a 1 Byte opcode to the TDC-GP2
     
316. {
     
317. SSNDs;
     
318. _NOP();
     
319. SSNEn;
     
320. _NOP();
     
321. IE1 &=~ URXIE0;                            // Receive interrupt disable
     
322. TXBUF0 = opcode;
     
323. while (!(IFG1 & UTXIFG0));
     
324. NOP10();
     
325. //LPM0;
     
326. SSNDs;
     
327. IFG1 &=~ URXIFG0;
     
328. IE1 |= URXIE0;                            // Receive interrupt enable  
     
329. }
     
330. //========================================
     
331. void ConfigGP2 (unsigned long data)   // 配置TDC-GP2 寄存器
     
332. {
     
333. unsigned char i;                                                                  
     
334. union longValue vardata;
     
335. 
     
336. vardata.uWord = data;
     
337.   
     
338. SSNDs;
     
339. _NOP();
     
340. SSNEn;
     
341. _NOP();
     
342. 
     
343. //TXBUF0 = vardata.lByte[3];
     
344.   
     
345. for (i = 0;i < 4;i++)
     
346. {
     
347.   //LPM0;
     
348.   TXBUF0 = vardata.lByte[3-i];
     
349.   LPM0;
     
350. }
     
351. SSNDs;
     
352. }
     
353. //========================================
     
354. void ReadGP2ST(void)
     
355. {
     
356. unsigned char i = 0;
     
357. SSNDs;
     
358. SSNEn;
     
359. SPIRxCount = 0;
     
360. for(i = 0; i < 3;i++)
     
361. {
     
362.   TXBUF0 = ReadGP2STAT[i];
     
363.   LPM0;
     
364. }
     
365. //NOP10();
     
366. SSNDs;
     
367. GP2ST = SPIMaskBuf[1];
     
368. GP2ST <<= 8;
     
369. GP2ST |= SPIMaskBuf[2];
     
370. }
     
371. //========================================
     
372. void ReadData(unsigned char Count, volatile unsigned char * point,volatile unsigned char * point_d)
     
373. {
     
374. unsigned char i;
     
375. SSNDs;
     
376. SSNEn;
     
377. SPIRxCount = 0;
     
378. 
     
379. for(i = 0;i < Count;i++)
     
380. {
     
381.   TXBUF0 = *(point + i);
     
382.   LPM0;
     
383. }
     
384. //NOP10();
     
385. SSNDs;
     
386. 
     
387. for(i = 1;i < 5;i++)
     
388. {
     
389.   * (point_d + i - 1) = SPIMaskBuf[5 - i];
     
390. }
     
391. }
     
392. //========================================
     
393. void TempCal(void)
     
394. {
     
395. float temp,temp1,tempref;
     
396. temp1 = T4;
     
397. tempref = T1;
     
398. temp = temp1 / tempref;
     
399. PT1 = temp * 100000;
     
400. }
     
401. //========================================
     
402. interrupt[UART0RX_VECTOR] void s_receive(void)
     
403. {
     
404. while ((IFG1 & UTXIFG0) == 0);
     
405. if (SPIRxCount < 5)
     
406.   {
     
407.    SPIMaskBuf[SPIRxCount] = RXBUF0;
     
408.    SPIRxCount ++;
     
409.    //SSNDs;
     
410.   }
     
411. else
     
412.   {
     
413.    SPIRxCount = 0;
     
414.   }
     
415. 
     
416. LPM0_EXIT;
     
417. }
     
418. //========================================
     
419. void NOP10(void)
     
420. {
     
421. _NOP();
     
422. _NOP();
     
423. _NOP();
     
424. _NOP();
     
425. _NOP();
     
426. _NOP();
     
427. _NOP();
     
428. _NOP();
     
429. _NOP();
     
430. _NOP();
     
431. }
     
432. //=========================================
     
433. interrupt [TIMERB1_VECTOR] void timerb1_int(void)
     
434. {
     
435. TBCCR1 +=16384;
     
436. TBCCTL1 &=~CCIFG;
     
437. //ClearWTD();
     
438. _BIC_SR_IRQ(LPM3_bits);
     
439. }
     
440. //===========================================
     
441. interrupt [PORT2_VECTOR] void GP2_int(void)
     
442. {
     
443. P2IFG = 0;
     
444. LPM0_EXIT;
     
445. }
     
446. 
     
447. 
     
448. 
     
449. <msp430x43x.h>
     
450. 
     
451. /********************************************************************
     
452. *
     
453. * Standard register and bit definitions for the Texas Instruments
     
454. * MSP430 microcontroller.
     
455. *
     
456. * This file supports assembler and C/EC++ development for
     
457. * MSP430x43x devices.
     
458. *
     
459. * Version 2.0
     
460. *
     
461. ********************************************************************/
     
462. 
     
463. #ifndef __msp430x43x
     
464. #define __msp430x43x
     
465. 
     
466. 
     
467. #if (((__TID__ >> 8) & 0x7F) != 0x2b)     /* 0x2b = 43 dec */
     
468. #error MSP430X43X.H file for use with ICC430/A430 only
     
469. #endif
     
470. 
     
471. 
     
472. #ifdef __IAR_SYSTEMS_ICC__
     
473. #include <in430.h>
     
474. #pragma language=extended
     
475. 
     
476. #define DEFC(name, address) __no_init volatile unsigned char name @ address;
     
477. #define DEFW(name, address) __no_init volatile unsigned short name @ address;
     
478. 
     
479. #endif  /* __IAR_SYSTEMS_ICC__  */
     
480. 
     
481. 
     
482. #ifdef __IAR_SYSTEMS_ASM__
     
483. #define DEFC(name, address) sfrb name = address;
     
484. #define DEFW(name, address) sfrw name = address;
     
485. 
     
486. #endif /* __IAR_SYSTEMS_ASM__*/
     
487. 
     
488. #ifdef __cplusplus
     
489. #define READ_ONLY
     
490. #else
     
491. #define READ_ONLY const
     
492. #endif
     
493. 
     
494. 
     
495. /************************************************************
     
496. * STANDARD BITS
     
497. ************************************************************/
     
498. 
     
499. #define BIT0                (0x0001)
     
500. #define BIT1                (0x0002)
     
501. #define BIT2                (0x0004)
     
502. #define BIT3                (0x0008)
     
503. #define BIT4                (0x0010)
     
504. #define BIT5                (0x0020)
     
505. #define BIT6                (0x0040)
     
506. #define BIT7                (0x0080)
     
507. #define BIT8                (0x0100)
     
508. #define BIT9                (0x0200)
     
509. #define BITA                (0x0400)
     
510. #define BITB                (0x0800)
     
511. #define BITC                (0x1000)
     
512. #define BITD                (0x2000)
     
513. #define BITE                (0x4000)
     
514. #define BITF                (0x8000)
     
515. 
     
516. /************************************************************
     
517. * STATUS REGISTER BITS
     
518. ************************************************************/
     
519. 
     
520. #define C                   (0x0001)
     
521. #define Z                   (0x0002)
     
522. #define N                   (0x0004)
     
523. #define V                   (0x0100)
     
524. #define GIE                 (0x0008)
     
525. #define CPUOFF              (0x0010)
     
526. #define OSCOFF              (0x0020)
     
527. #define SCG0                (0x0040)
     
528. #define SCG1                (0x0080)
     
529. 
     
530. /* Low Power Modes coded with Bits 4-7 in SR */
     
531. 
     
532. #ifndef __IAR_SYSTEMS_ICC /* Begin #defines for assembler */
     
533. #define LPM0                (CPUOFF)
     
534. #define LPM1                (SCG0+CPUOFF)
     
535. #define LPM2                (SCG1+CPUOFF)
     
536. #define LPM3                (SCG1+SCG0+CPUOFF)
     
537. #define LPM4                (SCG1+SCG0+OSCOFF+CPUOFF)
     
538. /* End #defines for assembler */
     
539. 
     
540. #else /* Begin #defines for C */
     
541. #define LPM0_bits           (CPUOFF)
     
542. #define LPM1_bits           (SCG0+CPUOFF)
     
543. #define LPM2_bits           (SCG1+CPUOFF)
     
544. #define LPM3_bits           (SCG1+SCG0+CPUOFF)
     
545. #define LPM4_bits           (SCG1+SCG0+OSCOFF+CPUOFF)
     
546. 
     
547. 
     
548. #define LPM0      _BIS_SR(LPM0_bits)     /* Enter Low Power Mode 0 */
     
549. #define LPM0_EXIT _BIC_SR_IRQ(LPM0_bits) /* Exit Low Power Mode 0 */
     
550. #define LPM1      _BIS_SR(LPM1_bits)     /* Enter Low Power Mode 1 */
     
551. #define LPM1_EXIT _BIC_SR_IRQ(LPM1_bits) /* Exit Low Power Mode 1 */
     
552. #define LPM2      _BIS_SR(LPM2_bits)     /* Enter Low Power Mode 2 */
     
553. #define LPM2_EXIT _BIC_SR_IRQ(LPM2_bits) /* Exit Low Power Mode 2 */
     
554. #define LPM3      _BIS_SR(LPM3_bits)     /* Enter Low Power Mode 3 */
     
555. #define LPM3_EXIT _BIC_SR_IRQ(LPM3_bits) /* Exit Low Power Mode 3 */
     
556. #define LPM4      _BIS_SR(LPM4_bits)     /* Enter Low Power Mode 4 */
     
557. #define LPM4_EXIT _BIC_SR_IRQ(LPM4_bits) /* Exit Low Power Mode 4 */
     
558. #endif /* End #defines for C */
     
559. 
     
560. /************************************************************
     
561. * PERIPHERAL FILE MAP
     
562. ************************************************************/
     
563. 
     
564. /************************************************************
     
565. * SPECIAL FUNCTION REGISTER ADDRESSES + CONTROL BITS
     
566. ************************************************************/
     
567. 
     
568. #define IE1_                (0x0000)  /* Interrupt Enable 1 */
     
569. DEFC(    IE1               , IE1_)
     
570. #define U0IE_               (IE1_)    /* UART0 Interrupt Enable Register */
     
571. DEFC(   U0IE              , U0IE_)
     
572. #define WDTIE               (0x01)
     
573. #define OFIE                (0x02)
     
574. #define NMIIE               (0x10)
     
575. #define ACCVIE              (0x20)
     
576. #define URXIE0              (0x40)
     
577. #define UTXIE0              (0x80)
     
578. 
     
579. #define IFG1_               (0x0002)  /* Interrupt Flag 1 */
     
580. DEFC(    IFG1              , IFG1_)
     
581. #define U0IFG_              (IFG1_)   /* UART0 Interrupt Flag Register */
     
582. DEFC(   U0IFG             , U0IFG_)
     
583. #define WDTIFG              (0x01)
     
584. #define OFIFG               (0x02)
     
585. #define NMIIFG              (0x10)
     
586. #define URXIFG0             (0x40)
     
587. #define UTXIFG0             (0x80)
     
588. 
     
589. #define ME1_                (0x0004)  /* Module Enable 1 */
     
590. DEFC(    ME1               , ME1_)
     
591. #define U0ME_               (ME1_)    /* UART0 Module Enable Register */
     
592. DEFC(   U0ME              , U0ME_)
     
593. #define URXE0               (0x40)
     
594. #define USPIE0              (0x40)
     
595. #define UTXE0               (0x80)
     
596. 
     
597. #define IE2_                (0x0001)  /* Interrupt Enable 2 */
     
598. DEFC(    IE2               , IE2_)
     
599. #define BTIE                (0x80)
     
600. 
     
601. #define IFG2_               (0x0003)  /* Interrupt Flag 2 */
     
602. DEFC(    IFG2              , IFG2_)
     
603. #define BTIFG               (0x80)
     
604. 
     
605. /************************************************************
     
606. * WATCHDOG TIMER
     
607. ************************************************************/
     
608. 
     
609. #define WDTCTL_             (0x0120)  /* Watchdog Timer Control */
     
610. DEFW(    WDTCTL            , WDTCTL_)
     
611. /* The bit names have been prefixed with "WDT" */
     
612. #define WDTIS0              (0x0001)
     
613. #define WDTIS1              (0x0002)
     
614. #define WDTSSEL             (0x0004)
     
615. #define WDTCNTCL            (0x0008)
     
616. #define WDTTMSEL            (0x0010)
     
617. #define WDTNMI              (0x0020)
     
618. #define WDTNMIES            (0x0040)
     
619. #define WDTHOLD             (0x0080)
     
620. 
     
621. #define WDTPW               (0x5A00)
     
622. 
     
623. /* WDT-interval times [1ms] coded with Bits 0-2 */
     
624. /* WDT is clocked by fMCLK (assumed 1MHz) */
     
625. #define WDT_MDLY_32         (WDTPW+WDTTMSEL+WDTCNTCL)                         /* 32ms interval (default) */
     
626. #define WDT_MDLY_8          (WDTPW+WDTTMSEL+WDTCNTCL+WDTIS0)                  /* 8ms     " */
     
627. #define WDT_MDLY_0_5        (WDTPW+WDTTMSEL+WDTCNTCL+WDTIS1)                  /* 0.5ms   " */
     
628. #define WDT_MDLY_0_064      (WDTPW+WDTTMSEL+WDTCNTCL+WDTIS1+WDTIS0)           /* 0.064ms " */
     
629. /* WDT is clocked by fACLK (assumed 32KHz) */
     
630. #define WDT_ADLY_1000       (WDTPW+WDTTMSEL+WDTCNTCL+WDTSSEL)                 /* 1000ms  " */
     
631. #define WDT_ADLY_250        (WDTPW+WDTTMSEL+WDTCNTCL+WDTSSEL+WDTIS0)          /* 250ms   " */
     
632. #define WDT_ADLY_16         (WDTPW+WDTTMSEL+WDTCNTCL+WDTSSEL+WDTIS1)          /* 16ms    " */
     
633. #define WDT_ADLY_1_9        (WDTPW+WDTTMSEL+WDTCNTCL+WDTSSEL+WDTIS1+WDTIS0)   /* 1.9ms   " */
     
634. /* Watchdog mode -> reset after expired time */
     
635. /* WDT is clocked by fMCLK (assumed 1MHz) */
     
636. #define WDT_MRST_32         (WDTPW+WDTCNTCL)                                  /* 32ms interval (default) */
     
637. #define WDT_MRST_8          (WDTPW+WDTCNTCL+WDTIS0)                           /* 8ms     " */
     
638. #define WDT_MRST_0_5        (WDTPW+WDTCNTCL+WDTIS1)                           /* 0.5ms   " */
     
639. #define WDT_MRST_0_064      (WDTPW+WDTCNTCL+WDTIS1+WDTIS0)                    /* 0.064ms " */
     
640. /* WDT is clocked by fACLK (assumed 32KHz) */
     
641. #define WDT_ARST_1000       (WDTPW+WDTCNTCL+WDTSSEL)                          /* 1000ms  " */
     
642. #define WDT_ARST_250        (WDTPW+WDTCNTCL+WDTSSEL+WDTIS0)                   /* 250ms   " */
     
643. #define WDT_ARST_16         (WDTPW+WDTCNTCL+WDTSSEL+WDTIS1)                   /* 16ms    " */
     
644. #define WDT_ARST_1_9        (WDTPW+WDTCNTCL+WDTSSEL+WDTIS1+WDTIS0)            /* 1.9ms   " */
     
645. 
     
646. /* INTERRUPT CONTROL */
     
647. /* These two bits are defined in the Special Function Registers */
     
648. /* #define WDTIE               0x01 */
     
649. /* #define WDTIFG              0x01 */
     
650. 
     
651. /************************************************************
     
652. * DIGITAL I/O Port1/2
     
653. ************************************************************/
     
654. 
     
655. #define P1IN_               (0x0020)  /* Port 1 Input */
     
656. READ_ONLY DEFC( P1IN           , P1IN_)
     
657. #define P1OUT_              (0x0021)  /* Port 1 Output */
     
658. DEFC(    P1OUT             , P1OUT_)
     
659. #define P1DIR_              (0x0022)  /* Port 1 Direction */
     
660. DEFC(    P1DIR             , P1DIR_)
     
661. #define P1IFG_              (0x0023)  /* Port 1 Interrupt Flag */
     
662. DEFC(    P1IFG             , P1IFG_)
     
663. #define P1IES_              (0x0024)  /* Port 1 Interrupt Edge Select */
     
664. DEFC(    P1IES             , P1IES_)
     
665. #define P1IE_               (0x0025)  /* Port 1 Interrupt Enable */
     
666. DEFC(    P1IE              , P1IE_)
     
667. #define P1SEL_              (0x0026)  /* Port 1 Selection */
     
668. DEFC(    P1SEL             , P1SEL_)
     
669. 
     
670. #define P2IN_               (0x0028)  /* Port 2 Input */
     
671. READ_ONLY DEFC( P2IN           , P2IN_)
     
672. #define P2OUT_              (0x0029)  /* Port 2 Output */
     
673. DEFC(    P2OUT             , P2OUT_)
     
674. #define P2DIR_              (0x002A)  /* Port 2 Direction */
     
675. DEFC(    P2DIR             , P2DIR_)
     
676. #define P2IFG_              (0x002B)  /* Port 2 Interrupt Flag */
     
677. DEFC(    P2IFG             , P2IFG_)
     
678. #define P2IES_              (0x002C)  /* Port 2 Interrupt Edge Select */
     
679. DEFC(    P2IES             , P2IES_)
     
680. #define P2IE_               (0x002D)  /* Port 2 Interrupt Enable */
     
681. DEFC(    P2IE              , P2IE_)
     
682. #define P2SEL_              (0x002E)  /* Port 2 Selection */
     
683. DEFC(    P2SEL             , P2SEL_)
     
684. 
     
685. /************************************************************
     
686. * DIGITAL I/O Port3/4
     
687. ************************************************************/
     
688. 
     
689. #define P3IN_               (0x0018)  /* Port 3 Input */
     
690. READ_ONLY DEFC( P3IN           , P3IN_)
     
691. #define P3OUT_              (0x0019)  /* Port 3 Output */
     
692. DEFC(    P3OUT             , P3OUT_)
     
693. #define P3DIR_              (0x001A)  /* Port 3 Direction */
     
694. DEFC(    P3DIR             , P3DIR_)
     
695. #define P3SEL_              (0x001B)  /* Port 3 Selection */
     
696. DEFC(    P3SEL             , P3SEL_)
     
697. 
     
698. #define P4IN_               (0x001C)  /* Port 4 Input */
     
699. READ_ONLY DEFC( P4IN           , P4IN_)
     
700. #define P4OUT_              (0x001D)  /* Port 4 Output */
     
701. DEFC(    P4OUT             , P4OUT_)
     
702. #define P4DIR_              (0x001E)  /* Port 4 Direction */
     
703. DEFC(    P4DIR             , P4DIR_)
     
704. #define P4SEL_              (0x001F)  /* Port 4 Selection */
     
705. DEFC(    P4SEL             , P4SEL_)
     
706. 
     
707. /************************************************************
     
708. * DIGITAL I/O Port5/6
     
709. ************************************************************/
     
710. 
     
711. #define P5IN_               (0x0030)  /* Port 5 Input */
     
712. READ_ONLY DEFC( P5IN           , P5IN_)
     
713. #define P5OUT_              (0x0031)  /* Port 5 Output */
     
714. DEFC(    P5OUT             , P5OUT_)
     
715. #define P5DIR_              (0x0032)  /* Port 5 Direction */
     
716. DEFC(    P5DIR             , P5DIR_)
     
717. #define P5SEL_              (0x0033)  /* Port 5 Selection */
     
718. DEFC(    P5SEL             , P5SEL_)
     
719. 
     
720. #define P6IN_               (0x0034)  /* Port 6 Input */
     
721. READ_ONLY DEFC( P6IN           , P6IN_)
     
722. #define P6OUT_              (0x0035)  /* Port 6 Output */
     
723. DEFC(    P6OUT             , P6OUT_)
     
724. #define P6DIR_              (0x0036)  /* Port 6 Direction */
     
725. DEFC(    P6DIR             , P6DIR_)
     
726. #define P6SEL_              (0x0037)  /* Port 6 Selection */
     
727. DEFC(    P6SEL             , P6SEL_)
     
728. 
     
729. /************************************************************
     
730. * BASIC TIMER
     
731. ************************************************************/
     
732. 
     
733. #define BTCTL_              (0x0040)  /* Basic Timer Control */
     
734. DEFC(    BTCTL             , BTCTL_)
     
735. /* The bit names have been prefixed with "BT" */
     
736. #define BTIP0               (0x01)
     
737. #define BTIP1               (0x02)
     
738. #define BTIP2               (0x04)
     
739. #define BTFRFQ0             (0x08)
     
740. #define BTFRFQ1             (0x10)
     
741. #define BTDIV               (0x20)                     /* fCLK2 , ACLK:256 */
     
742. /*#define BTRESET             (0x40)*/                 /* incorrect :BT is reset and BTIFG is reset if this bit is set */
     
743. #define BTHOLD              (0x40)                     /* BT1 is held if this bit is set */
     
744. #define BTSSEL              (0x80)                     /* fBT , fMCLK (main clock) */
     
745. 
     
746. #define BTCNT1_             (0x0046)  /* Basic Timer Count 1 */
     
747. DEFC(    BTCNT1            , BTCNT1_)
     
748. #define BTCNT2_             (0x0047)  /* Basic Timer Count 2 */
     
749. DEFC(    BTCNT2            , BTCNT2_)
     
750. 
     
751. /* Frequency of the BTCNT2 coded with Bit 5 and 7 in BTCTL */
     
752. #define BT_fCLK2_ACLK               (0x00)
     
753. #define BT_fCLK2_ACLK_DIV256        (BTDIV)
     
754. #define BT_fCLK2_MCLK               (BTSSEL)
     
755. 
     
756. /* Interrupt interval time fINT coded with Bits 0-2 in BTCTL */
     
757. #define BT_fCLK2_DIV2       (0x00)                    /* fINT , fCLK2:2 (default) */
     
758. #define BT_fCLK2_DIV4       (BTIP0)                   /* fINT , fCLK2:4 */
     
759. #define BT_fCLK2_DIV8       (BTIP1)                   /* fINT , fCLK2:8 */
     
760. #define BT_fCLK2_DIV16      (BTIP1+BTIP0)             /* fINT , fCLK2:16 */
     
761. #define BT_fCLK2_DIV32      (BTIP2)                   /* fINT , fCLK2:32 */
     
762. #define BT_fCLK2_DIV64      (BTIP2+BTIP0)             /* fINT , fCLK2:64 */
     
763. #define BT_fCLK2_DIV128     (BTIP2+BTIP1)             /* fINT , fCLK2:128 */
     
764. #define BT_fCLK2_DIV256     (BTIP2+BTIP1+BTIP0)       /* fINT , fCLK2:256 */
     
765. /* Frequency of LCD coded with Bits 3-4 */
     
766. #define BT_fLCD_DIV32       (0x00)                    /* fLCD , fACLK:32 (default) */
     
767. #define BT_fLCD_DIV64       (BTFRFQ0)                 /* fLCD , fACLK:64 */
     
768. #define BT_fLCD_DIV128      (BTFRFQ1)                 /* fLCD , fACLK:128 */
     
769. #define BT_fLCD_DIV256      (BTFRFQ1+BTFRFQ0)         /* fLCD , fACLK:256 */
     
770. /* LCD frequency values with fBT,fACLK */
     
771. #define BT_fLCD_1K          (0x00)                    /* fACLK:32 (default) */
     
772. #define BT_fLCD_512         (BTFRFQ0)                 /* fACLK:64 */
     
773. #define BT_fLCD_256         (BTFRFQ1)                 /* fACLK:128 */
     
774. #define BT_fLCD_128         (BTFRFQ1+BTFRFQ0)         /* fACLK:256 */
     
775. /* LCD frequency values with fBT,fMCLK */
     
776. #define BT_fLCD_31K         (BTSSEL)                  /* fMCLK:32 */
     
777. #define BT_fLCD_15_5K       (BTSSEL+BTFRFQ0)          /* fMCLK:64 */
     
778. #define BT_fLCD_7_8K        (BTSSEL+BTFRFQ1+BTFRFQ0)  /* fMCLK:256 */
     
779. /* with assumed vlues of fACLK,32KHz, fMCLK,1MHz */
     
780. /* fBT,fACLK is thought for longer interval times */
     
781. #define BT_ADLY_0_064       (0x00)                    /* 0.064ms interval (default) */
     
782. #define BT_ADLY_0_125       (BTIP0)                   /* 0.125ms    " */
     
783. #define BT_ADLY_0_25        (BTIP1)                   /* 0.25ms     " */
     
784. #define BT_ADLY_0_5         (BTIP1+BTIP0)             /* 0.5ms      " */
     
785. #define BT_ADLY_1           (BTIP2)                   /* 1ms        " */
     
786. #define BT_ADLY_2           (BTIP2+BTIP0)             /* 2ms        " */
     
787. #define BT_ADLY_4           (BTIP2+BTIP1)             /* 4ms        " */
     
788. #define BT_ADLY_8           (BTIP2+BTIP1+BTIP0)       /* 8ms        " */
     
789. #define BT_ADLY_16          (BTDIV)                   /* 16ms       " */
     
790. #define BT_ADLY_32          (BTDIV+BTIP0)             /* 32ms       " */
     
791. #define BT_ADLY_64          (BTDIV+BTIP1)             /* 64ms       " */
     
792. #define BT_ADLY_125         (BTDIV+BTIP1+BTIP0)       /* 125ms      " */
     
793. #define BT_ADLY_250         (BTDIV+BTIP2)             /* 250ms      " */
     
794. #define BT_ADLY_500         (BTDIV+BTIP2+BTIP0)       /* 500ms      " */
     
795. #define BT_ADLY_1000        (BTDIV+BTIP2+BTIP1)       /* 1000ms     " */
     
796. #define BT_ADLY_2000        (BTDIV+BTIP2+BTIP1+BTIP0) /* 2000ms     " */
     
797. /* fCLK2,fMCLK (1MHz) is thought for short interval times */
     
798. /* the timing for short intervals is more precise than ACLK */
     
799. /* NOTE */
     
800. /* Be sure that the SCFQCTL-Register is set to 01Fh so that fMCLK,1MHz */
     
801. /* Too low interval time results in interrupts too frequent for the processor to handle! */
     
802. #define BT_MDLY_0_002       (BTSSEL)                  /* 0.002ms interval       *** interval times */
     
803. #define BT_MDLY_0_004       (BTSSEL+BTIP0)            /* 0.004ms    "           *** too short for */
     
804. #define BT_MDLY_0_008       (BTSSEL+BTIP1)            /* 0.008ms    "           *** interrupt */
     
805. #define BT_MDLY_0_016       (BTSSEL+BTIP1+BTIP0)      /* 0.016ms    "           *** handling */
     
806. #define BT_MDLY_0_032       (BTSSEL+BTIP2)            /* 0.032ms    " */
     
807. #define BT_MDLY_0_064       (BTSSEL+BTIP2+BTIP0)      /* 0.064ms    " */
     
808. #define BT_MDLY_0_125       (BTSSEL+BTIP2+BTIP1)      /* 0.125ms    " */
     
809. #define BT_MDLY_0_25        (BTSSEL+BTIP2+BTIP1+BTIP0)/* 0.25ms     " */
     
810. 
     
811. /* Reset/Hold coded with Bits 6-7 in BT(1)CTL */
     
812. /* this is for BT */
     
813. #define BTRESET_CNT1        (BTRESET)           /* BTCNT1 is reset while BTRESET is set */
     
814. #define BTRESET_CNT1_2      (BTRESET+BTDIV)     /* BTCNT1 .AND. BTCNT2 are reset while ~ is set */
     
815. /* this is for BT1 */
     
816. #define BTHOLD_CNT1         (BTHOLD)            /* BTCNT1 is held while BTHOLD is set */
     
817. #define BTHOLD_CNT1_2       (BTHOLD+BTDIV)      /* BT1CNT1 .AND. BT1CNT2 are held while ~ is set */
     
818. 
     
819. /* INTERRUPT CONTROL BITS */
     
820. /* #define BTIE                0x80 */
     
821. /* #define BTIFG               0x80 */
     
822. 
     
823. /************************************************************
     
824. * SYSTEM CLOCK, FLL+
     
825. ************************************************************/
     
826. 
     
827. #define SCFI0_              (0x0050)  /* System Clock Frequency Integrator 0 */
     
828. DEFC(    SCFI0             , SCFI0_)
     
829. #define FN_2                (0x04)    /* fDCOCLK ,   2*fNominal */
     
830. #define FN_3                (0x08)    /* fDCOCLK ,   3*fNominal */
     
831. #define FN_4                (0x10)    /* fDCOCLK , 4.5*fNominal */
     
832. #define FN_8                (0x20)    /* fDCOCLK ,  10*fNominal */
     
833. #define FLLD0               (0x40)    /* Loop Divider Bit : 0 */
     
834. #define FLLD1               (0x80)    /* Loop Divider Bit : 1 */
     
835. 
     
836. #define FLLD_1              (0x00)    /* Multiply Selected Loop Freq. By 1 */
     
837. #define FLLD_2              (0x40)    /* Multiply Selected Loop Freq. By 2 */
     
838. #define FLLD_4              (0x80)    /* Multiply Selected Loop Freq. By 4 */
     
839. #define FLLD_8              (0xC0)    /* Multiply Selected Loop Freq. By 8 */
     
840. 
     
841. #define SCFI1_              (0x0051)  /* System Clock Frequency Integrator 1 */
     
842. DEFC(    SCFI1             , SCFI1_)
     
843. #define SCFQCTL_            (0x0052)  /* System Clock Frequency Control */
     
844. DEFC(    SCFQCTL           , SCFQCTL_)
     
845. /* System clock frequency values fMCLK coded with Bits 0-6 in SCFQCTL */
     
846. /* #define SCFQ_32K            0x00                        fMCLK,1*fACLK       only a range from */
     
847. #define SCFQ_64K            (0x01)                     /* fMCLK,2*fACLK          1+1 to 127+1 is possible */
     
848. #define SCFQ_128K           (0x03)                     /* fMCLK,4*fACLK */
     
849. #define SCFQ_256K           (0x07)                     /* fMCLK,8*fACLK */
     
850. #define SCFQ_512K           (0x0F)                     /* fMCLK,16*fACLK */
     
851. #define SCFQ_1M             (0x1F)                     /* fMCLK,32*fACLK */
     
852. #define SCFQ_2M             (0x3F)                     /* fMCLK,64*fACLK */
     
853. #define SCFQ_4M             (0x7F)                     /* fMCLK,128*fACLK */
     
854. #define SCFQ_M              (0x80)                     /* Modulation Disable */
     
855. 
     
856. #define FLL_CTL0_           (0x0053)  /* FLL+ Control 0 */
     
857. DEFC(    FLL_CTL0          , FLL_CTL0_)
     
858. #define DCOF                (0x01)                     /* DCO Fault Flag */
     
859. #define LFOF                (0x02)                     /* Low Frequency Oscillator Fault Flag */
     
860. #define XT1OF               (0x04)                     /* High Frequency Oscillator 1 Fault Flag */
     
861. #define XT2OF               (0x08)                     /* High Frequency Oscillator 2 Fault Flag */
     
862. #define OSCCAP0             (0x10)                     /* XIN/XOUT Cap 0 */
     
863. #define OSCCAP1             (0x20)                     /* XIN/XOUT Cap 1 */
     
864. #define XTS_FLL             (0x40)                     /* 1: Selects high-freq. oscillator */
     
865. #define DCOPLUS             (0x80)                     /* DCO+ Enable */
     
866. 
     
867. #define XCAP0PF             (0x00)                     /* XIN Cap = XOUT Cap = 0pf */
     
868. #define XCAP10PF            (0x10)                     /* XIN Cap = XOUT Cap = 10pf */
     
869. #define XCAP14PF            (0x20)                     /* XIN Cap = XOUT Cap = 14pf */
     
870. #define XCAP18PF            (0x30)                     /* XIN Cap = XOUT Cap = 18pf */
     
871. 
     
872. #define FLL_CTL1_           (0x0054)  /* FLL+ Control 1 */
     
873. DEFC(    FLL_CTL1          , FLL_CTL1_)
     
874. #define FLL_DIV0            (0x00)                     /* FLL+ Divide Px.x/ACLK 0 */
     
875. #define FLL_DIV1            (0x01)                     /* FLL+ Divide Px.x/ACLK 1 */
     
876. #define SELS                (0x04)                     /* Peripheral Module Clock Source (0: DCO, 1: XT2) */
     
877. #define SELM0               (0x08)                     /* MCLK Source Select 0 */
     
878. #define SELM1               (0x10)                     /* MCLK Source Select 1 */
     
879. #define XT2OFF              (0x20)                     /* High Frequency Oscillator 2 (XT2) disable */
     
880. 
     
881. #define FLL_DIV_1           (0x00)                     /* FLL+ Divide Px.x/ACLK By 1 */
     
882. #define FLL_DIV_2           (0x01)                     /* FLL+ Divide Px.x/ACLK By 2 */
     
883. #define FLL_DIV_4           (0x02)                     /* FLL+ Divide Px.x/ACLK By 4 */
     
884. #define FLL_DIV_8           (0x03)                     /* FLL+ Divide Px.x/ACLK By 8 */
     
885. 
     
886. #define SELM_DCO            (0x00)                     /* Select DCO for CPU MCLK */
     
887. #define SELM_XT2            (0x10)                     /* Select XT2 for CPU MCLK */
     
888. #define SELM_A              (0x18)                     /* Select A (from LFXT1) for CPU MCLK */
     
889. #define SMCLKOFF            (0x40)                     /* Peripheral Module Clock (SMCLK) disable */
     
890. 
     
891. /* INTERRUPT CONTROL BITS */
     
892. /* These two bits are defined in the Special Function Registers */
     
893. /* #define OFIFG               0x02 */
     
894. /* #define OFIE                0x02 */
     
895. 
     
896. /************************************************************
     
897. * Brown-Out, Supply Voltage Supervision (SVS)
     
898. ************************************************************/
     
899. 
     
900. #define SVSCTL_             (0x0056)  /* SVS Control */
     
901. DEFC(    SVSCTL            , SVSCTL_)
     
902. #define SVSFG               (0x01)
     
903. #define SVSOP               (0x02)
     
904. #define SVSON               (0x04)
     
905. #define PORON               (0x08)
     
906. #define VLDOFF              (0x00)
     
907. #define VLDON               (0x10)
     
908. #define VLD_1_8V            (0x10)
     
909. 
     
910. /************************************************************
     
911. * LCD
     
912. ************************************************************/
     
913. 
     
914. #define LCDCTL_             (0x0090)  /* LCD Control */
     
915. DEFC(    LCDCTL            , LCDCTL_)
     
916. /* the names of the mode bits are different from the spec */
     
917. #define LCDON               (0x01)
     
918. #define LCDLOWR             (0x02)
     
919. #define LCDSON              (0x04)
     
920. #define LCDMX0              (0x08)
     
921. #define LCDMX1              (0x10)
     
922. #define LCDP0               (0x20)
     
923. #define LCDP1               (0x40)
     
924. #define LCDP2               (0x80)
     
925. /* Display modes coded with Bits 2-4 */
     
926. #define LCDSTATIC           (LCDSON)
     
927. #define LCD2MUX             (LCDMX0+LCDSON)
     
928. #define LCD3MUX             (LCDMX1+LCDSON)
     
929. #define LCD4MUX             (LCDMX1+LCDMX0+LCDSON)
     
930. /* Group select code with Bits 5-7                     Seg.lines   Dig.output */
     
931. #define LCDSG0              (0x00)                    /* ---------   Port Only (default) */
     
932. #define LCDSG0_1            (LCDP0)                   /* S0  - S15   see Datasheet */
     
933. #define LCDSG0_2            (LCDP1)                   /* S0  - S19   see Datasheet */
     
934. #define LCDSG0_3            (LCDP1+LCDP0)             /* S0  - S23   see Datasheet */
     
935. #define LCDSG0_4            (LCDP2)                   /* S0  - S27   see Datasheet */
     
936. #define LCDSG0_5            (LCDP2+LCDP0)             /* S0  - S31   see Datasheet */
     
937. #define LCDSG0_6            (LCDP2+LCDP1)             /* S0  - S35   see Datasheet */
     
938. #define LCDSG0_7            (LCDP2+LCDP1+LCDP0)       /* S0  - S39   see Datasheet */
     
939. /* NOTE: YOU CAN ONLY USE THE 'S' OR 'G' DECLARATIONS FOR A COMMAND */
     
940. /* MOV  #LCDSG0_3+LCDOG2_7,&LCDCTL ACTUALY MEANS MOV  #LCDP1,&LCDCTL! */
     
941. #define LCDOG1_7            (0x00)                    /* ---------   Port Only (default) */
     
942. #define LCDOG2_7            (LCDP0)                   /* S0  - S15   see Datasheet */
     
943. #define LCDOG3_7            (LCDP1)                   /* S0  - S19   see Datasheet */
     
944. #define LCDOG4_7            (LCDP1+LCDP0)             /* S0  - S23   see Datasheet */
     
945. #define LCDOG5_7            (LCDP2)                   /* S0  - S27   see Datasheet */
     
946. #define LCDOG6_7            (LCDP2+LCDP0)             /* S0  - S31   see Datasheet */
     
947. #define LCDOG7              (LCDP2+LCDP1)             /* S0  - S35   see Datasheet */
     
948. #define LCDOGOFF            (LCDP2+LCDP1+LCDP0)       /* S0  - S39   see Datasheet */
     
949. 
     
950. #define LCDMEM_             (0x0091)  /* LCD Memory */
     
951. #ifndef __IAR_SYSTEMS_ICC
     
952. #define LCDMEM              (LCDMEM_) /* LCD Memory (for assembler) */
     
953. #else
     
954. #define LCDMEM              ((char*) LCDMEM_) /* LCD Memory (for C) */
     
955. #endif
     
956. #define LCDM1_              (LCDMEM_) /* LCD Memory 1 */
     
957. DEFC(    LCDM1             , LCDM1_)
     
958. #define LCDM2_              (0x0092)  /* LCD Memory 2 */
     
959. DEFC(    LCDM2             , LCDM2_)
     
960. #define LCDM3_              (0x0093)  /* LCD Memory 3 */
     
961. DEFC(    LCDM3             , LCDM3_)
     
962. #define LCDM4_              (0x0094)  /* LCD Memory 4 */
     
963. DEFC(    LCDM4             , LCDM4_)
     
964. #define LCDM5_              (0x0095)  /* LCD Memory 5 */
     
965. DEFC(    LCDM5             , LCDM5_)
     
966. #define LCDM6_              (0x0096)  /* LCD Memory 6 */
     
967. DEFC(    LCDM6             , LCDM6_)
     
968. #define LCDM7_              (0x0097)  /* LCD Memory 7 */
     
969. DEFC(    LCDM7             , LCDM7_)
     
970. #define LCDM8_              (0x0098)  /* LCD Memory 8 */
     
971. DEFC(    LCDM8             , LCDM8_)
     
972. #define LCDM9_              (0x0099)  /* LCD Memory 9 */
     
973. DEFC(    LCDM9             , LCDM9_)
     
974. #define LCDM10_             (0x009A)  /* LCD Memory 10 */
     
975. DEFC(    LCDM10            , LCDM10_)
     
976. #define LCDM11_             (0x009B)  /* LCD Memory 11 */
     
977. DEFC(    LCDM11            , LCDM11_)
     
978. #define LCDM12_             (0x009C)  /* LCD Memory 12 */
     
979. DEFC(    LCDM12            , LCDM12_)
     
980. #define LCDM13_             (0x009D)  /* LCD Memory 13 */
     
981. DEFC(    LCDM13            , LCDM13_)
     
982. #define LCDM14_             (0x009E)  /* LCD Memory 14 */
     
983. DEFC(    LCDM14            , LCDM14_)
     
984. #define LCDM15_             (0x009F)  /* LCD Memory 15 */
     
985. DEFC(    LCDM15            , LCDM15_)
     
986. #define LCDM16_             (0x00A0)  /* LCD Memory 16 */
     
987. DEFC(    LCDM16            , LCDM16_)
     
988. #define LCDM17_             (0x00A1)  /* LCD Memory 17 */
     
989. DEFC(    LCDM17            , LCDM17_)
     
990. #define LCDM18_             (0x00A2)  /* LCD Memory 18 */
     
991. DEFC(    LCDM18            , LCDM18_)
     
992. #define LCDM19_             (0x00A3)  /* LCD Memory 19 */
     
993. DEFC(    LCDM19            , LCDM19_)
     
994. #define LCDM20_             (0x00A4)  /* LCD Memory 20 */
     
995. DEFC(    LCDM20            , LCDM20_)
     
996. 
     
997. #define LCDMA_              (LCDM10_) /* LCD Memory A */
     
998. DEFC(    LCDMA             , LCDMA_)
     
999. #define LCDMB_              (LCDM11_) /* LCD Memory B */
     
1000. DEFC(    LCDMB             , LCDMB_)
      
1001. #define LCDMC_              (LCDM12_) /* LCD Memory C */
      
1002. DEFC(    LCDMC             , LCDMC_)
      
1003. #define LCDMD_              (LCDM13_) /* LCD Memory D */
      
1004. DEFC(    LCDMD             , LCDMD_)
      
1005. #define LCDME_              (LCDM14_) /* LCD Memory E */
      
1006. DEFC(    LCDME             , LCDME_)
      
1007. #define LCDMF_              (LCDM15_) /* LCD Memory F */
      
1008. DEFC(    LCDMF             , LCDMF_)
      
1009. 
      
1010. /************************************************************
      
1011. * USART
      
1012. ************************************************************/
      
1013. 
      
1014. #define PENA                (0x80)        /* UCTL */
      
1015. #define PEV                 (0x40)
      
1016. #define SPB                 (0x20)        /* to distinguish from stackpointer SP */
      
1017. #define CHAR                (0x10)
      
1018. #define LISTEN              (0x08)
      
1019. #define SYNC                (0x04)
      
1020. #define MM                  (0x02)
      
1021. #define SWRST               (0x01)
      
1022. 
      
1023. #define CKPH                (0x80)        /* UTCTL */
      
1024. #define CKPL                (0x40)
      
1025. #define SSEL1               (0x20)
      
1026. #define SSEL0               (0x10)
      
1027. #define URXSE               (0x08)
      
1028. #define TXWAKE              (0x04)
      
1029. #define STC                 (0x02)
      
1030. #define TXEPT               (0x01)
      
1031. 
      
1032. #define FE                  (0x80)        /* URCTL */
      
1033. #define PE                  (0x40)
      
1034. #define OE                  (0x20)
      
1035. #define BRK                 (0x10)
      
1036. #define URXEIE              (0x08)
      
1037. #define URXWIE              (0x04)
      
1038. #define RXWAKE              (0x02)
      
1039. #define RXERR               (0x01)
      
1040. 
      
1041. /************************************************************
      
1042. * USART 0
      
1043. ************************************************************/
      
1044. 
      
1045. #define U0CTL_              (0x0070)  /* USART 0 Control */
      
1046. DEFC(    U0CTL             , U0CTL_)
      
1047. #define U0TCTL_             (0x0071)  /* USART 0 Transmit Control */
      
1048. DEFC(    U0TCTL            , U0TCTL_)
      
1049. #define U0RCTL_             (0x0072)  /* USART 0 Receive Control */
      
1050. DEFC(    U0RCTL            , U0RCTL_)
      
1051. #define U0MCTL_             (0x0073)  /* USART 0 Modulation Control */
      
1052. DEFC(    U0MCTL            , U0MCTL_)
      
1053. #define U0BR0_              (0x0074)  /* USART 0 Baud Rate 0 */
      
1054. DEFC(    U0BR0             , U0BR0_)
      
1055. #define U0BR1_              (0x0075)  /* USART 0 Baud Rate 1 */
      
1056. DEFC(    U0BR1             , U0BR1_)
      
1057. #define U0RXBUF_            (0x0076)  /* USART 0 Receive Buffer */
      
1058. READ_ONLY DEFC( U0RXBUF        , U0RXBUF_)
      
1059. #define U0TXBUF_            (0x0077)  /* USART 0 Transmit Buffer */
      
1060. DEFC(    U0TXBUF           , U0TXBUF_)
      
1061. 
      
1062. /* Alternate register names */
      
1063. 
      
1064. #define UCTL0_              U0CTL_    /* USART 0 Control */
      
1065. DEFC(    UCTL0             , UCTL0_)
      
1066. #define UTCTL0_             U0TCTL_   /* USART 0 Transmit Control */
      
1067. DEFC(    UTCTL0            , UTCTL0_)
      
1068. #define URCTL0_             U0RCTL_   /* USART 0 Receive Control */
      
1069. DEFC(    URCTL0            , URCTL0_)
      
1070. #define UMCTL0_             U0MCTL_   /* USART 0 Modulation Control */
      
1071. DEFC(    UMCTL0            , UMCTL0_)
      
1072. #define UBR00_              U0BR0_    /* USART 0 Baud Rate 0 */
      
1073. DEFC(    UBR00             , UBR00_)
      
1074. #define UBR10_              U0BR1_    /* USART 0 Baud Rate 1 */
      
1075. DEFC(    UBR10             , UBR10_)
      
1076. #define RXBUF0_             U0RXBUF_  /* USART 0 Receive Buffer */
      
1077. READ_ONLY DEFC( RXBUF0         , RXBUF0_)
      
1078. #define TXBUF0_             U0TXBUF_  /* USART 0 Transmit Buffer */
      
1079. DEFC(    TXBUF0            , TXBUF0_)
      
1080. 
      
1081. #define UCTL_0_             U0CTL_    /* USART 0 Control */
      
1082. DEFC(    UCTL_0            , UCTL_0_)
      
1083. #define UTCTL_0_            U0TCTL_   /* USART 0 Transmit Control */
      
1084. DEFC(    UTCTL_0           , UTCTL_0_)
      
1085. #define URCTL_0_            U0RCTL_   /* USART 0 Receive Control */
      
1086. DEFC(    URCTL_0           , URCTL_0_)
      
1087. #define UMCTL_0_            U0MCTL_   /* USART 0 Modulation Control */
      
1088. DEFC(    UMCTL_0           , UMCTL_0_)
      
1089. #define UBR0_0_             U0BR0_    /* USART 0 Baud Rate 0 */
      
1090. DEFC(    UBR0_0            , UBR0_0_)
      
1091. #define UBR1_0_             U0BR1_    /* USART 0 Baud Rate 1 */
      
1092. DEFC(    UBR1_0            , UBR1_0_)
      
1093. #define RXBUF_0_            U0RXBUF_  /* USART 0 Receive Buffer */
      
1094. READ_ONLY DEFC( RXBUF_0        , RXBUF_0_)
      
1095. #define TXBUF_0_            U0TXBUF_  /* USART 0 Transmit Buffer */
      
1096. DEFC(    TXBUF_0           , TXBUF_0_)
      
1097. 
      
1098. /************************************************************
      
1099. * Timer A
      
1100. ************************************************************/
      
1101. 
      
1102. #define TAIV_               (0x012E)  /* Timer A Interrupt Vector Word */
      
1103. READ_ONLY DEFW( TAIV           , TAIV_)
      
1104. #define TACTL_              (0x0160)  /* Timer A Control */
      
1105. DEFW(    TACTL             , TACTL_)
      
1106. #define TACCTL0_            (0x0162)  /* Timer A Capture/Compare Control 0 */
      
1107. DEFW(    TACCTL0           , TACCTL0_)
      
1108. #define TACCTL1_            (0x0164)  /* Timer A Capture/Compare Control 1 */
      
1109. DEFW(    TACCTL1           , TACCTL1_)
      
1110. #define TACCTL2_            (0x0166)  /* Timer A Capture/Compare Control 2 */
      
1111. DEFW(    TACCTL2           , TACCTL2_)
      
1112. #define TAR_                (0x0170)  /* Timer A */
      
1113. DEFW(    TAR               , TAR_)
      
1114. #define TACCR0_             (0x0172)  /* Timer A Capture/Compare 0 */
      
1115. DEFW(    TACCR0            , TACCR0_)
      
1116. #define TACCR1_             (0x0174)  /* Timer A Capture/Compare 1 */
      
1117. DEFW(    TACCR1            , TACCR1_)
      
1118. #define TACCR2_             (0x0176)  /* Timer A Capture/Compare 2 */
      
1119. DEFW(    TACCR2            , TACCR2_)
      
1120. 
      
1121. /* Alternate register names */
      
1122. #define CCTL0_              TACCTL0_    /* Timer A Capture/Compare Control 0 */
      
1123. DEFW(    CCTL0 , CCTL0_)
      
1124. #define CCTL1_              TACCTL1_    /* Timer A Capture/Compare Control 1 */
      
1125. DEFW(    CCTL1 , CCTL1_)
      
1126. #define CCTL2_              TACCTL2_    /* Timer A Capture/Compare Control 2 */
      
1127. DEFW(    CCTL2 , CCTL2_)
      
1128. #define CCR0_               TACCR0_     /* Timer A Capture/Compare 0 */
      
1129. DEFW(    CCR0 , CCR0_)
      
1130. #define CCR1_               TACCR1_     /* Timer A Capture/Compare 1 */
      
1131. DEFW(    CCR1 , CCR1_)
      
1132. #define CCR2_               TACCR2_     /* Timer A Capture/Compare 2 */
      
1133. DEFW(    CCR2 , CCR2_)
      
1134. 
      
1135. #define TASSEL2             (0x0400)  /* unused */        /* to distinguish from USART SSELx */
      
1136. #define TASSEL1             (0x0200)  /* Timer A clock source select 0 */
      
1137. #define TASSEL0             (0x0100)  /* Timer A clock source select 1 */
      
1138. #define ID1                 (0x0080)  /* Timer A clock input devider 1 */
      
1139. #define ID0                 (0x0040)  /* Timer A clock input devider 0 */
      
1140. #define MC1                 (0x0020)  /* Timer A mode control 1 */
      
1141. #define MC0                 (0x0010)  /* Timer A mode control 0 */
      
1142. #define TACLR               (0x0004)  /* Timer A counter clear */
      
1143. #define TAIE                (0x0002)  /* Timer A counter interrupt enable */
      
1144. #define TAIFG               (0x0001)  /* Timer A counter interrupt flag */
      
1145. 
      
1146. #define MC_0                (0*0x10)  /* Timer A mode control: 0 - Stop */
      
1147. #define MC_1                (1*0x10)  /* Timer A mode control: 1 - Up to CCR0 */
      
1148. #define MC_2                (2*0x10)  /* Timer A mode control: 2 - Continous up */
      
1149. #define MC_3                (3*0x10)  /* Timer A mode control: 3 - Up/Down */
      
1150. #define ID_0                (0*0x40)  /* Timer A input divider: 0 - /1 */
      
1151. #define ID_1                (1*0x40)  /* Timer A input divider: 1 - /2 */
      
1152. #define ID_2                (2*0x40)  /* Timer A input divider: 2 - /4 */
      
1153. #define ID_3                (3*0x40)  /* Timer A input divider: 3 - /8 */
      
1154. #define TASSEL_0            (0*0x100) /* Timer A clock source select: 0 - TACLK */
      
1155. #define TASSEL_1            (1*0x100) /* Timer A clock source select: 1 - ACLK  */
      
1156. #define TASSEL_2            (2*0x100) /* Timer A clock source select: 2 - SMCLK */
      
1157. #define TASSEL_3            (3*0x100) /* Timer A clock source select: 3 - INCLK */
      
1158. 
      
1159. #define CM1                 (0x8000)  /* Capture mode 1 */
      
1160. #define CM0                 (0x4000)  /* Capture mode 0 */
      
1161. #define CCIS1               (0x2000)  /* Capture input select 1 */
      
1162. #define CCIS0               (0x1000)  /* Capture input select 0 */
      
1163. #define SCS                 (0x0800)  /* Capture sychronize */
      
1164. #define SCCI                (0x0400)  /* Latched capture signal (read) */
      
1165. #define CAP                 (0x0100)  /* Capture mode: 1 /Compare mode : 0 */
      
1166. #define OUTMOD2             (0x0080)  /* Output mode 2 */
      
1167. #define OUTMOD1             (0x0040)  /* Output mode 1 */
      
1168. #define OUTMOD0             (0x0020)  /* Output mode 0 */
      
1169. #define CCIE                (0x0010)  /* Capture/compare interrupt enable */
      
1170. #define CCI                 (0x0008)  /* Capture input signal (read) */
      
1171. #define OUT                 (0x0004)  /* PWM Output signal if output mode 0 */
      
1172. #define COV                 (0x0002)  /* Capture/compare overflow flag */
      
1173. #define CCIFG               (0x0001)  /* Capture/compare interrupt flag */
      
1174. 
      
1175. #define OUTMOD_0            (0*0x20)  /* PWM output mode: 0 - output only */
      
1176. #define OUTMOD_1            (1*0x20)  /* PWM output mode: 1 - set */
      
1177. #define OUTMOD_2            (2*0x20)  /* PWM output mode: 2 - PWM toggle/reset */
      
1178. #define OUTMOD_3            (3*0x20)  /* PWM output mode: 3 - PWM set/reset */
      
1179. #define OUTMOD_4            (4*0x20)  /* PWM output mode: 4 - toggle */
      
1180. #define OUTMOD_5            (5*0x20)  /* PWM output mode: 5 - Reset */
      
1181. #define OUTMOD_6            (6*0x20)  /* PWM output mode: 6 - PWM toggle/set */
      
1182. #define OUTMOD_7            (7*0x20)  /* PWM output mode: 7 - PWM reset/set */
      
1183. #define CCIS_0              (0*0x1000) /* Capture input select: 0 - CCIxA */
      
1184. #define CCIS_1              (1*0x1000) /* Capture input select: 1 - CCIxB */
      
1185. #define CCIS_2              (2*0x1000) /* Capture input select: 2 - GND */
      
1186. #define CCIS_3              (3*0x1000) /* Capture input select: 3 - Vcc */
      
1187. #define CM_0                (0*0x4000u) /* Capture mode: 0 - disabled */
      
1188. #define CM_1                (1*0x4000u) /* Capture mode: 1 - pos. edge */
      
1189. #define CM_2                (2*0x4000u) /* Capture mode: 1 - neg. edge */
      
1190. #define CM_3                (3*0x4000u) /* Capture mode: 1 - both edges */
      
1191. 
      
1192. /************************************************************
      
1193. * Timer B
      
1194. ************************************************************/
      
1195. 
      
1196. #define TBIV_               (0x011E)  /* Timer B Interrupt Vector Word */
      
1197. READ_ONLY DEFW( TBIV           , TBIV_)
      
1198. #define TBCTL_              (0x0180)  /* Timer B Control */
      
1199. DEFW(    TBCTL             , TBCTL_)
      
1200. #define TBCCTL0_            (0x0182)  /* Timer B Capture/Compare Control 0 */
      
1201. DEFW(    TBCCTL0           , TBCCTL0_)
      
1202. #define TBCCTL1_            (0x0184)  /* Timer B Capture/Compare Control 1 */
      
1203. DEFW(    TBCCTL1           , TBCCTL1_)
      
1204. #define TBCCTL2_            (0x0186)  /* Timer B Capture/Compare Control 2 */
      
1205. DEFW(    TBCCTL2           , TBCCTL2_)
      
1206. #define TBR_                (0x0190)  /* Timer B */
      
1207. DEFW(    TBR               , TBR_)
      
1208. #define TBCCR0_             (0x0192)  /* Timer B Capture/Compare 0 */
      
1209. DEFW(    TBCCR0            , TBCCR0_)
      
1210. #define TBCCR1_             (0x0194)  /* Timer B Capture/Compare 1 */
      
1211. DEFW(    TBCCR1            , TBCCR1_)
      
1212. #define TBCCR2_             (0x0196)  /* Timer B Capture/Compare 2 */
      
1213. DEFW(    TBCCR2            , TBCCR2_)
      
1214. 
      
1215. #define SHR1                (0x4000)  /* Timer B Compare latch load group 1 */
      
1216. #define SHR0                (0x2000)  /* Timer B Compare latch load group 0 */
      
1217. #define TBCLGRP1            (0x4000)  /* Timer B Compare latch load group 1 */
      
1218. #define TBCLGRP0            (0x2000)  /* Timer B Compare latch load group 0 */
      
1219. #define CNTL1               (0x1000)  /* Counter lenght 1 */
      
1220. #define CNTL0               (0x0800)  /* Counter lenght 0 */
      
1221. #define TBSSEL2             (0x0400)  /* unused */
      
1222. #define TBSSEL1             (0x0200)  /* Clock source 1 */
      
1223. #define TBSSEL0             (0x0100)  /* Clock source 0 */
      
1224. #define TBCLR               (0x0004)  /* Timer B counter clear */
      
1225. #define TBIE                (0x0002)  /* Timer B interrupt enable */
      
1226. #define TBIFG               (0x0001)  /* Timer B interrupt flag */
      
1227. 
      
1228. #define TBSSEL_0            (0*0x0100)  /* Clock Source: TBCLK */
      
1229. #define TBSSEL_1            (1*0x0100)  /* Clock Source: ACLK  */
      
1230. #define TBSSEL_2            (2*0x0100)  /* Clock Source: SMCLK */
      
1231. #define TBSSEL_3            (3*0x0100)  /* Clock Source: INCLK */
      
1232. #define CNTL_0              (0*0x0800)  /* Counter lenght: 16 bit */
      
1233. #define CNTL_1              (1*0x0800)  /* Counter lenght: 12 bit */
      
1234. #define CNTL_2              (2*0x0800)  /* Counter lenght: 10 bit */
      
1235. #define CNTL_3              (3*0x0800)  /* Counter lenght:  8 bit */
      
1236. #define SHR_0               (0*0x2000)  /* Timer B Group: 0 - individually */
      
1237. #define SHR_1               (1*0x2000)  /* Timer B Group: 1 - 3 groups (1-2, 3-4, 5-6) */
      
1238. #define SHR_2               (2*0x2000)  /* Timer B Group: 2 - 2 groups (1-3, 4-6)*/
      
1239. #define SHR_3               (3*0x2000)  /* Timer B Group: 3 - 1 group (all) */
      
1240. #define TBCLGRP_0           (0*0x2000)  /* Timer B Group: 0 - individually */
      
1241. #define TBCLGRP_1           (1*0x2000)  /* Timer B Group: 1 - 3 groups (1-2, 3-4, 5-6) */
      
1242. #define TBCLGRP_2           (2*0x2000)  /* Timer B Group: 2 - 2 groups (1-3, 4-6)*/
      
1243. #define TBCLGRP_3           (3*0x2000)  /* Timer B Group: 3 - 1 group (all) */
      
1244. 
      
1245. /* Additional Timer B Control Register bits are defined in Timer A */
      
1246. 
      
1247. #define SLSHR1              (0x0400)  /* Compare latch load source 1 */
      
1248. #define SLSHR0              (0x0200)  /* Compare latch load source 0 */
      
1249. #define CLLD1               (0x0400)  /* Compare latch load source 1 */
      
1250. #define CLLD0               (0x0200)  /* Compare latch load source 0 */
      
1251. 
      
1252. #define SLSHR_0             (0*0x0200)  /* Compare latch load sourec : 0 - immediate */
      
1253. #define SLSHR_1             (1*0x0200)  /* Compare latch load sourec : 1 - TBR counts to 0 */
      
1254. #define SLSHR_2             (2*0x0200)  /* Compare latch load sourec : 2 - up/down */
      
1255. #define SLSHR_3             (3*0x0200)  /* Compare latch load sourec : 3 - TBR counts to TBCTL0 */
      
1256. 
      
1257. #define CLLD_0              (0*0x0200)  /* Compare latch load sourec : 0 - immediate */
      
1258. #define CLLD_1              (1*0x0200)  /* Compare latch load sourec : 1 - TBR counts to 0 */
      
1259. #define CLLD_2              (2*0x0200)  /* Compare latch load sourec : 2 - up/down */
      
1260. #define CLLD_3              (3*0x0200)  /* Compare latch load sourec : 3 - TBR counts to TBCTL0 */
      
1261. 
      
1262. /*************************************************************
      
1263. * Flash Memory
      
1264. *************************************************************/
      
1265. 
      
1266. #define FCTL1_              (0x0128)  /* FLASH Control 1 */
      
1267. DEFW(    FCTL1             , FCTL1_)
      
1268. #define FCTL2_              (0x012A)  /* FLASH Control 2 */
      
1269. DEFW(    FCTL2             , FCTL2_)
      
1270. #define FCTL3_              (0x012C)  /* FLASH Control 3 */
      
1271. DEFW(    FCTL3             , FCTL3_)
      
1272. 
      
1273. #define FRKEY               (0x9600)  /* Flash key returned by read */
      
1274. #define FWKEY               (0xA500)  /* Flash key for write */
      
1275. #define FXKEY               (0x3300)  /* for use with XOR instruction */
      
1276. 
      
1277. #define ERASE               (0x0002)  /* Enable bit for Flash segment erase */
      
1278. #define MERAS               (0x0004)  /* Enable bit for Flash mass erase */
      
1279. #define WRT                 (0x0040)  /* Enable bit for Flash write */
      
1280. #define BLKWRT              (0x0080)  /* Enable bit for Flash segment write */
      
1281. #define SEGWRT              (0x0080)  /* old definition */ /* Enable bit for Flash segment write */
      
1282. 
      
1283. #define FN0                 (0x0001)  /* Devide Flash clock by 1 to 64 using FN0 to FN5 according to: */
      
1284. #define FN1                 (0x0002)  /*  32*FN5 + 16*FN4 + 8*FN3 + 4*FN2 + 2*FN1 + FN0 + 1 */
      
1285. #define FN2                 (0x0004)
      
1286. #define FN3                 (0x0008)
      
1287. #define FN4                 (0x0010)
      
1288. #define FN5                 (0x0020)
      
1289. #define FSSEL0              (0x0040)  /* Flash clock select 0 */        /* to distinguish from USART SSELx */
      
1290. #define FSSEL1              (0x0080)  /* Flash clock select 1 */
      
1291. 
      
1292. #define FSSEL_0             (0x0000)  /* Flash clock select: 0 - ACLK */
      
1293. #define FSSEL_1             (0x0040)  /* Flash clock select: 1 - MCLK */
      
1294. #define FSSEL_2             (0x0080)  /* Flash clock select: 2 - SMCLK */
      
1295. #define FSSEL_3             (0x00C0)  /* Flash clock select: 3 - SMCLK */
      
1296. 
      
1297. #define BUSY                (0x0001)  /* Flash busy: 1 */
      
1298. #define KEYV                (0x0002)  /* Flash Key violation flag */
      
1299. #define ACCVIFG             (0x0004)  /* Flash Access violation flag */
      
1300. #define WAIT                (0x0008)  /* Wait flag for segment write */
      
1301. #define LOCK                (0x0010)  /* Lock bit: 1 - Flash is locked (read only) */
      
1302. #define EMEX                (0x0020)  /* Flash Emergency Exit */
      
1303. 
      
1304. /************************************************************
      
1305. * Comparator A
      
1306. ************************************************************/
      
1307. 
      
1308. #define CACTL1_             (0x0059)  /* Comparator A Control 1 */
      
1309. DEFC(    CACTL1            , CACTL1_)
      
1310. #define CACTL2_             (0x005A)  /* Comparator A Control 2 */
      
1311. DEFC(    CACTL2            , CACTL2_)
      
1312. #define CAPD_               (0x005B)  /* Comparator A Port Disable */
      
1313. DEFC(    CAPD              , CAPD_)
      
1314. 
      
1315. #define CAIFG               (0x01)    /* Comp. A Interrupt Flag */
      
1316. #define CAIE                (0x02)    /* Comp. A Interrupt Enable */
      
1317. #define CAIES               (0x04)    /* Comp. A Int. Edge Select: 0:rising / 1:falling */
      
1318. #define CAON                (0x08)    /* Comp. A enable */
      
1319. #define CAREF0              (0x10)    /* Comp. A Internal Reference Select 0 */
      
1320. #define CAREF1              (0x20)    /* Comp. A Internal Reference Select 1 */
      
1321. #define CARSEL              (0x40)    /* Comp. A Internal Reference Enable */
      
1322. #define CAEX                (0x80)    /* Comp. A Exchange Inputs */
      
1323. 
      
1324. #define CAREF_0             (0x00)    /* Comp. A Int. Ref. Select 0 : Off */
      
1325. #define CAREF_1             (0x10)    /* Comp. A Int. Ref. Select 1 : 0.25*Vcc */
      
1326. #define CAREF_2             (0x20)    /* Comp. A Int. Ref. Select 2 : 0.5*Vcc */
      
1327. #define CAREF_3             (0x30)    /* Comp. A Int. Ref. Select 3 : Vt*/
      
1328. 
      
1329. #define CAOUT               (0x01)    /* Comp. A Output */
      
1330. #define CAF                 (0x02)    /* Comp. A Enable Output Filter */
      
1331. #define P2CA0               (0x04)    /* Comp. A Connect External Signal to CA0 : 1 */
      
1332. #define P2CA1               (0x08)    /* Comp. A Connect External Signal to CA1 : 1 */
      
1333. #define CACTL24             (0x10)
      
1334. #define CACTL25             (0x20)
      
1335. #define CACTL26             (0x40)
      
1336. #define CACTL27             (0x80)
      
1337. 
      
1338. #define CAPD0               (0x01)    /* Comp. A Disable Input Buffer of Port Register .0 */
      
1339. #define CAPD1               (0x02)    /* Comp. A Disable Input Buffer of Port Register .1 */
      
1340. #define CAPD2               (0x04)    /* Comp. A Disable Input Buffer of Port Register .2 */
      
1341. #define CAPD3               (0x08)    /* Comp. A Disable Input Buffer of Port Register .3 */
      
1342. #define CAPD4               (0x10)    /* Comp. A Disable Input Buffer of Port Register .4 */
      
1343. #define CAPD5               (0x20)    /* Comp. A Disable Input Buffer of Port Register .5 */
      
1344. #define CAPD6               (0x40)    /* Comp. A Disable Input Buffer of Port Register .6 */
      
1345. #define CAPD7               (0x80)    /* Comp. A Disable Input Buffer of Port Register .7 */
      
1346. 
      
1347. /************************************************************
      
1348. * ADC12
      
1349. ************************************************************/
      
1350. 
      
1351. #define ADC12CTL0_          (0x01A0)  /* ADC12 Control 0 */
      
1352. DEFW(    ADC12CTL0         , ADC12CTL0_)
      
1353. #define ADC12CTL1_          (0x01A2)  /* ADC12 Control 1 */
      
1354. DEFW(    ADC12CTL1         , ADC12CTL1_)
      
1355. #define ADC12IFG_           (0x01A4)  /* ADC12 Interrupt Flag */
      
1356. DEFW(    ADC12IFG          , ADC12IFG_)
      
1357. #define ADC12IE_            (0x01A6)  /* ADC12 Interrupt Enable */
      
1358. DEFW(    ADC12IE           , ADC12IE_)
      
1359. #define ADC12IV_            (0x01A8)  /* ADC12 Interrupt Vector Word */
      
1360. DEFW(    ADC12IV           , ADC12IV_)
      
1361. 
      
1362. #define ADC12MEM_           (0x0140)  /* ADC12 Conversion Memory */
      
1363. #ifndef __IAR_SYSTEMS_ICC
      
1364. #define ADC12MEM            (ADC12MEM_) /* ADC12 Conversion Memory (for assembler) */
      
1365. #else
      
1366. #define ADC12MEM            ((int*) ADC12MEM_) /* ADC12 Conversion Memory (for C) */
      
1367. #endif
      
1368. #define ADC12MEM0_          (ADC12MEM_) /* ADC12 Conversion Memory 0 */
      
1369. DEFW(    ADC12MEM0         , ADC12MEM0_)
      
1370. #define ADC12MEM1_          (0x0142)  /* ADC12 Conversion Memory 1 */
      
1371. DEFW(    ADC12MEM1         , ADC12MEM1_)
      
1372. #define ADC12MEM2_          (0x0144)  /* ADC12 Conversion Memory 2 */
      
1373. DEFW(    ADC12MEM2         , ADC12MEM2_)
      
1374. #define ADC12MEM3_          (0x0146)  /* ADC12 Conversion Memory 3 */
      
1375. DEFW(    ADC12MEM3         , ADC12MEM3_)
      
1376. #define ADC12MEM4_          (0x0148)  /* ADC12 Conversion Memory 4 */
      
1377. DEFW(    ADC12MEM4         , ADC12MEM4_)
      
1378. #define ADC12MEM5_          (0x014A)  /* ADC12 Conversion Memory 5 */
      
1379. DEFW(    ADC12MEM5         , ADC12MEM5_)
      
1380. #define ADC12MEM6_          (0x014C)  /* ADC12 Conversion Memory 6 */
      
1381. DEFW(    ADC12MEM6         , ADC12MEM6_)
      
1382. #define ADC12MEM7_          (0x014E)  /* ADC12 Conversion Memory 7 */
      
1383. DEFW(    ADC12MEM7         , ADC12MEM7_)
      
1384. #define ADC12MEM8_          (0x0150)  /* ADC12 Conversion Memory 8 */
      
1385. DEFW(    ADC12MEM8         , ADC12MEM8_)
      
1386. #define ADC12MEM9_          (0x0152)  /* ADC12 Conversion Memory 9 */
      
1387. DEFW(    ADC12MEM9         , ADC12MEM9_)
      
1388. #define ADC12MEM10_         (0x0154)  /* ADC12 Conversion Memory 10 */
      
1389. DEFW(    ADC12MEM10        , ADC12MEM10_)
      
1390. #define ADC12MEM11_         (0x0156)  /* ADC12 Conversion Memory 11 */
      
1391. DEFW(    ADC12MEM11        , ADC12MEM11_)
      
1392. #define ADC12MEM12_         (0x0158)  /* ADC12 Conversion Memory 12 */
      
1393. DEFW(    ADC12MEM12        , ADC12MEM12_)
      
1394. #define ADC12MEM13_         (0x015A)  /* ADC12 Conversion Memory 13 */
      
1395. DEFW(    ADC12MEM13        , ADC12MEM13_)
      
1396. #define ADC12MEM14_         (0x015C)  /* ADC12 Conversion Memory 14 */
      
1397. DEFW(    ADC12MEM14        , ADC12MEM14_)
      
1398. #define ADC12MEM15_         (0x015E)  /* ADC12 Conversion Memory 15 */
      
1399. DEFW(    ADC12MEM15        , ADC12MEM15_)
      
1400. 
      
1401. #define ADC12MCTL_          (0x0080)  /* ADC12 Memory Control */
      
1402. #ifndef __IAR_SYSTEMS_ICC
      
1403. #define ADC12MCTL           (ADC12MCTL_) /* ADC12 Memory Control (for assembler) */
      
1404. #else
      
1405. #define ADC12MCTL           ((char*) ADC12MCTL_) /* ADC12 Memory Control (for C) */
      
1406. #endif
      
1407. #define ADC12MCTL0_         (ADC12MCTL_) /* ADC12 Memory Control 0 */
      
1408. DEFC(    ADC12MCTL0        , ADC12MCTL0_)
      
1409. #define ADC12MCTL1_         (0x0081)  /* ADC12 Memory Control 1 */
      
1410. DEFC(    ADC12MCTL1        , ADC12MCTL1_)
      
1411. #define ADC12MCTL2_         (0x0082)  /* ADC12 Memory Control 2 */
      
1412. DEFC(    ADC12MCTL2        , ADC12MCTL2_)
      
1413. #define ADC12MCTL3_         (0x0083)  /* ADC12 Memory Control 3 */
      
1414. DEFC(    ADC12MCTL3        , ADC12MCTL3_)
      
1415. #define ADC12MCTL4_         (0x0084)  /* ADC12 Memory Control 4 */
      
1416. DEFC(    ADC12MCTL4        , ADC12MCTL4_)
      
1417. #define ADC12MCTL5_         (0x0085)  /* ADC12 Memory Control 5 */
      
1418. DEFC(    ADC12MCTL5        , ADC12MCTL5_)
      
1419. #define ADC12MCTL6_         (0x0086)  /* ADC12 Memory Control 6 */
      
1420. DEFC(    ADC12MCTL6        , ADC12MCTL6_)
      
1421. #define ADC12MCTL7_         (0x0087)  /* ADC12 Memory Control 7 */
      
1422. DEFC(    ADC12MCTL7        , ADC12MCTL7_)
      
1423. #define ADC12MCTL8_         (0x0088)  /* ADC12 Memory Control 8 */
      
1424. DEFC(    ADC12MCTL8        , ADC12MCTL8_)
      
1425. #define ADC12MCTL9_         (0x0089)  /* ADC12 Memory Control 9 */
      
1426. DEFC(    ADC12MCTL9        , ADC12MCTL9_)
      
1427. #define ADC12MCTL10_        (0x008A)  /* ADC12 Memory Control 10 */
      
1428. DEFC(    ADC12MCTL10       , ADC12MCTL10_)
      
1429. #define ADC12MCTL11_        (0x008B)  /* ADC12 Memory Control 11 */
      
1430. DEFC(    ADC12MCTL11       , ADC12MCTL11_)
      
1431. #define ADC12MCTL12_        (0x008C)  /* ADC12 Memory Control 12 */
      
1432. DEFC(    ADC12MCTL12       , ADC12MCTL12_)
      
1433. #define ADC12MCTL13_        (0x008D)  /* ADC12 Memory Control 13 */
      
1434. DEFC(    ADC12MCTL13       , ADC12MCTL13_)
      
1435. #define ADC12MCTL14_        (0x008E)  /* ADC12 Memory Control 14 */
      
1436. DEFC(    ADC12MCTL14       , ADC12MCTL14_)
      
1437. #define ADC12MCTL15_        (0x008F)  /* ADC12 Memory Control 15 */
      
1438. DEFC(    ADC12MCTL15       , ADC12MCTL15_)
      
1439. 
      
1440. #define ADC12SC             (0x001) /* ADC12CTL0 */
      
1441. #define ENC                 (0x002)
      
1442. #define ADC12TOVIE          (0x004)
      
1443. #define ADC12OVIE           (0x008)
      
1444. #define ADC12ON             (0x010)
      
1445. #define REFON               (0x020)
      
1446. #define REF2_5V             (0x040)
      
1447. #define MSH                 (0x080)
      
1448. #define MSC                 (0x080)
      
1449. 
      
1450. #define SHT0_0               (0*0x100)
      
1451. #define SHT0_1               (1*0x100)
      
1452. #define SHT0_2               (2*0x100)
      
1453. #define SHT0_3               (3*0x100)
      
1454. #define SHT0_4               (4*0x100)
      
1455. #define SHT0_5               (5*0x100)
      
1456. #define SHT0_6               (6*0x100)
      
1457. #define SHT0_7               (7*0x100)
      
1458. #define SHT0_8               (8*0x100)
      
1459. #define SHT0_9               (9*0x100)
      
1460. #define SHT0_10             (10*0x100)
      
1461. #define SHT0_11             (11*0x100)
      
1462. #define SHT0_12             (12*0x100)
      
1463. #define SHT0_13             (13*0x100)
      
1464. #define SHT0_14             (14*0x100)
      
1465. #define SHT0_15             (15*0x100)
      
1466. 
      
1467. #define SHT1_0               (0*0x1000)
      
1468. #define SHT1_1               (1*0x1000)
      
1469. #define SHT1_2               (2*0x1000)
      
1470. #define SHT1_3               (3*0x1000)
      
1471. #define SHT1_4               (4*0x1000)
      
1472. #define SHT1_5               (5*0x1000)
      
1473. #define SHT1_6               (6*0x1000)
      
1474. #define SHT1_7               (7*0x1000)
      
1475. #define SHT1_8               (8*0x1000)
      
1476. #define SHT1_9               (9*0x1000)
      
1477. #define SHT1_10             (10*0x1000)
      
1478. #define SHT1_11             (11*0x1000)
      
1479. #define SHT1_12             (12*0x1000)
      
1480. #define SHT1_13             (13*0x1000)
      
1481. #define SHT1_14             (14*0x1000)
      
1482. #define SHT1_15             (15*0x1000)
      
1483. 
      
1484. #define ADC12BUSY           (0x0001) /* ADC12CTL1 */
      
1485. #define CONSEQ_0             (0*2)
      
1486. #define CONSEQ_1             (1*2)
      
1487. #define CONSEQ_2             (2*2)
      
1488. #define CONSEQ_3             (3*2)
      
1489. #define ADC12SSEL_0          (0*8)
      
1490. #define ADC12SSEL_1          (1*8)
      
1491. #define ADC12SSEL_2          (2*8)
      
1492. #define ADC12SSEL_3          (3*8)
      
1493. #define ADC12DIV_0           (0*0x20)
      
1494. #define ADC12DIV_1           (1*0x20)
      
1495. #define ADC12DIV_2           (2*0x20)
      
1496. #define ADC12DIV_3           (3*0x20)
      
1497. #define ADC12DIV_4           (4*0x20)
      
1498. #define ADC12DIV_5           (5*0x20)
      
1499. #define ADC12DIV_6           (6*0x20)
      
1500. #define ADC12DIV_7           (7*0x20)
      
1501. #define ISSH                (0x0100)
      
1502. #define SHP                 (0x0200)
      
1503. #define SHS_0                (0*0x400)
      
1504. #define SHS_1                (1*0x400)
      
1505. #define SHS_2                (2*0x400)
      
1506. #define SHS_3                (3*0x400)
      
1507. 
      
1508. #define CSTARTADD_0          (0*0x1000)
      
1509. #define CSTARTADD_1          (1*0x1000)
      
1510. #define CSTARTADD_2          (2*0x1000)
      
1511. #define CSTARTADD_3          (3*0x1000)
      
1512. #define CSTARTADD_4          (4*0x1000)
      
1513. #define CSTARTADD_5          (5*0x1000)
      
1514. #define CSTARTADD_6          (6*0x1000)
      
1515. #define CSTARTADD_7          (7*0x1000)
      
1516. #define CSTARTADD_8          (8*0x1000)
      
1517. #define CSTARTADD_9          (9*0x1000)
      
1518. #define CSTARTADD_10        (10*0x1000)
      
1519. #define CSTARTADD_11        (11*0x1000)
      
1520. #define CSTARTADD_12        (12*0x1000)
      
1521. #define CSTARTADD_13        (13*0x1000)
      
1522. #define CSTARTADD_14        (14*0x1000)
      
1523. #define CSTARTADD_15        (15*0x1000)
      
1524. 
      
1525. #define INCH_0               (0) /* ADC12MCTLx */
      
1526. #define INCH_1               (1)
      
1527. #define INCH_2               (2)
      
1528. #define INCH_3               (3)
      
1529. #define INCH_4               (4)
      
1530. #define INCH_5               (5)
      
1531. #define INCH_6               (6)
      
1532. #define INCH_7               (7)
      
1533. #define INCH_8               (8)
      
1534. #define INCH_9               (9)
      
1535. #define INCH_10             (10)
      
1536. #define INCH_11             (11)
      
1537. #define INCH_12             (12)
      
1538. #define INCH_13             (13)
      
1539. #define INCH_14             (14)
      
1540. #define INCH_15             (15)
      
1541. 
      
1542. #define SREF_0               (0*0x10)
      
1543. #define SREF_1               (1*0x10)
      
1544. #define SREF_2               (2*0x10)
      
1545. #define SREF_3               (3*0x10)
      
1546. #define SREF_4               (4*0x10)
      
1547. #define SREF_5               (5*0x10)
      
1548. #define SREF_6               (6*0x10)
      
1549. #define SREF_7               (7*0x10)
      
1550. #define EOS                 (0x80)
      
1551. 
      
1552. /************************************************************
      
1553. * Interrupt Vectors (offset from 0xFFE0)
      
1554. ************************************************************/
      
1555. 
      
1556. #define BASICTIMER_VECTOR   (0 * 2)  /* 0xFFE0 Basic Timer */
      
1557. #define PORT2_VECTOR        (1 * 2)  /* 0xFFE2 Port 2 */
      
1558. #define PORT1_VECTOR        (4 * 2)  /* 0xFFE8 Port 1 */
      
1559. #define TIMERA1_VECTOR      (5 * 2)  /* 0xFFEA Timer A CC1-2, TA */
      
1560. #define TIMERA0_VECTOR      (6 * 2)  /* 0xFFEC Timer A CC0 */
      
1561. #define ADC_VECTOR          (7 * 2)  /* 0xFFEE ADC */
      
1562. #define USART0TX_VECTOR     (8 * 2)  /* 0xFFF0 USART 0 Transmit */
      
1563. #define USART0RX_VECTOR     (9 * 2)  /* 0xFFF2 USART 0 Receive */
      
1564. #define WDT_VECTOR          (10 * 2) /* 0xFFF4 Watchdog Timer */
      
1565. #define COMPARATORA_VECTOR  (11 * 2) /* 0xFFF6 Comparator A */
      
1566. #define TIMERB1_VECTOR      (12 * 2) /* 0xFFF8 Timer B 1-2 */
      
1567. #define TIMERB0_VECTOR      (13 * 2) /* 0xFFFA Timer B 0 */
      
1568. #define NMI_VECTOR          (14 * 2) /* 0xFFFC Non-maskable */
      
1569. #define RESET_VECTOR        (15 * 2) /* 0xFFFE Reset [Highest Priority] */
      
1570. 
      
1571. #define UART0TX_VECTOR      USART0TX_VECTOR
      
1572. #define UART0RX_VECTOR      USART0RX_VECTOR
      
1573. 
      
1574. /************************************************************
      
1575. * End of Module
      
1576. ************************************************************/
      
1577. 
      
1578. #pragma language=default
      
1579. 
      
1580. #endif /* #ifndef __msp430x43x */
      
1581. 
      

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