自己设计的, 手工画电路图. 由VHDL描述, 各个模块由VHDL的行为级描述实现, 但电路图可以设计, 只是嫌麻烦; 各个模块之间是按照原始图一点一点描述上去的. 可以工作在9600的8位数据波特率上, 并且可以自动兼容校验位和结束位的长度.可以实现数据的不间断或有间断传输. 作用是将串口数据里的有用数据提取出来并转换成并行数据输出.

引脚说明: total_clr为电路的总复位信号, "1"复位; total_clk为总时钟信号, 可以工作在100或50MHz的外部时钟下;

data_in为串口的数据输出脚; data_out(0-7)为并行的信号输出;

本电路在ActiveHDL6.1下仿真成功, 在Xilinx 6.2综合成功; 如果使用者对于UART不了解和对串口不了解, 在使用前请先参考关于这些方面的一些基础知识