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FPGA问题:verilog语言怎么实现四位数码管显示

ID:243193 发表于 2017-12-25 09:04 | 显示全部楼层 |阅读模式

在verilog语言中，假如要实现四位数码管显示，该怎么实现了。比如data=20'd1995;
这个数怎么显示在数码管上。我所要问的重点是如何把这1995这四个数都分离出来，
不要求余的方法，采用其他方法。
望各位教教小弟~~~~

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