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楼主大三刚学完pld，期末课程设计让设计一个基于verilog HDL的秒表，苦思三天才写出来一点点东西，不知道对错，望各位大神指点迷津。指导指导。
hour1 //时的个位
min1 //分的个位
min2 //分的十位
sec1 //秒的个位
sec2 //秒的十位
clk //100hz时钟输入信号
key1 //清零按键信号
module miaobiao (hour1,min1,min2,sec1,sec2,clk,key1);
input clk;
input key1;
output[3:0]hour1;
output[3:0]min1;
output[3:0]min2;
output[3:0]sec1;
output[3:0]sec2;
reg hour1,min1,min2,sec1,sec2;
wire key1;
always@(posedge clk or negedge key1)
begin
if(!key1)) //是否需要清零
begin
sec1[3:0]=1'b0;
sec2[3:0]=1'b0;
min1[3:0]=1'b0;
min2[3:0]=1'b0;
hour1[3:0]=1'b0;
else if(!key1)
begin
sec1[3:0]=sec[3:0]+1'b1; //秒的个位加1
if(sec1[3:0]==4'ha) //秒的个位等于10
begin
sec1[3:0]=4'b0; //秒的个位清零
sec2[3:0]=sec[3:0]+1'b1; //秒的十位加1
if(sec2[3:0]==4'h6) //秒的十位为6
begin
sec2[3:0]=4'h0; //秒的十位清零
min1[3:0]=min1[3:0]+1'b1; //分钟的个位加1
if(sec2[3:0]==4'ha)
begin
min1[3:0]=4'h0; //分钟的个位清零
min2[3:0]=min[3:0]+1'b1; //分的十位加1
if(min2[3:0]==4'h6) //分的十位为6
begin
min2[3:0]=4'h0; //分的十位清零
hour1[3:0]=hour1[3:0]+1'b1; //时的个位加1
if(hour[3:0]==4'h1) //时的个位为1
hout1[3:0]=4'h0; //时的个位清零（计时器最长计时为1小时）
end
end
end
end
end
end
end
endmodule
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