IPSec加密芯片中AES加密核的设计

ID:409741 · 发表于 2018-10-15 09:20

为了提高IPSec加密芯片中AES加密核的数据处理速度，提出一种AES算法的FPGA改进结构。在对AES算法分析的基础上，优化了列混合运算模块，降低系统硬件资源消耗；提出两级内部流水结构，进一步缩短关键路径，提高系统运行时钟频率。仿真和实测结果表明：优化后AES核可以稳定工作于100 MHz，吞吐量提高为原来的1．5倍，达到1．24 Gb／s，显著提高了IPSec协议的处理速度，可满足千兆以太网加解密传输需求。

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