74系列数字电路智力竞赛抢答器的设计

传统的抢答器分立元件使用较多，造成电路的成本偏高，设计出数字化全集成电路的多路抢答器是现代电子技术发展的要求，因此向读者介绍笔者用74 系列常用集成电路设计的数码显示四路抢答器，并详细分析了电路工作原理。其功能为供四人用的智力竞赛抢答器装置线路。,本电路分为两部分：一是基本抢答部分，二是倒计时部分。抢答有效有声音提示并显示组别，由主持人手动复位。此抢答操作方便,在很多的场所都可以使用,并且给人的视觉效果非常好.

一、完成课题的工作基础和实验条件

      1．工作基础

抢答器作为一种电子产品，早已广泛应用于各种智力和知识竞赛场合，但目前所使用的抢答器存在分立元件使用较多，造成电路的成本偏高，而现代电子技术的发展要求电子电路朝数字化、集成化方向发展，因此设计出数字化全集成电路的多路抢答器是现代电子技术发展的要求，故笔者按照这一要求，并根据74175D触发器的功能特点，用74192和其它几块常用的74系列数字集成电路设计出了一数码显示四路抢答器电路，该电路具有成本低、元器件容易得到、路数多、数码直观显示、性能稳定等诸多优点，而且该电路也可作数字集成电路应用的一个范例，来作为学习使用数字集成电路之用。

      2．实验条件

（1）GW48系列EDA/SOC实验开发系统（提供有目标芯片FPGA-型号EP1K30TC144-3、数码显示器、二极管、三极管、钮子开关、晶振等资源）；

（2）电路设计采用下列器件：

74175、74148、74192、7448、ANDX、ORX、NOT，OR8，NAND等。

二、设计任务和要求

      1. 基本要求

（1）有4路抢答；

（2）数字显示抢答组别；

（3）由主持人复位后方可抢答；

（4）声音（D）提示已有人抢答。

  2. 附加功能

（1）主持人复位前有人抢答声音提示

（2）有倒计时功能，倒计时为30秒 ，数字显示倒计时间，如果计时到零还未有人抢答则声音提示且之后的抢答无效。

（3）在倒计时未到达零之前如果有人抢答则计时停止。

三、电路基本原理

1．数字抢答器总体方框图

    如图1所示为总体方框图。其工作原理为：接通电源后，主持人将开关拨到“准备”(低电平)状态，定时器显示设定时间，计时器处于禁止状态，此时如果有人抢答，则声音提示抢答无效。主持人将开关置“开始”（高电平）状态，宣布开始，抢答器工作。定时器倒计时，选手在预定时间内抢答时，抢答器完成：优先判断、编号锁存、编号显示、扬声器提示。当一轮抢答之后，定时器停止、禁止二次抢答、定时器显示剩余时间。如果再次抢答必须由主持人再次操作"准备"和"开始"状态开关。如果在规定时间内没有人抢答，则声音提示，之后抢答无效。

2．单元电路设计

   (1) 抢答器电路

参考电路如图２所示。该电路完成两个功能：一是分辨出选手按键的先后，并锁存优先抢答者的编号，同时译码显示电路显示编号；二是有选手抢答后其他选手按键操作无效。工作过程：刚开始选手开关p1、p2、p3、p4全为低电平，开关S置于0（低电平）时，D触发器的无时钟脉冲，触发器处于禁止状态。触发器４个输出保持为1（高电平），使74148的输入端1N、2N、3N、4N为高电平，经74148优先编码器编码后输出端全为高电平， A2N，A1N，A0N经反相器后接到7448的A、B、C输入端，经BCD—7段译码器7448译码后全为低电平，共阴极七段码电路没有显示。将当开关S置于1（高电平）时，抢答器处于等待工作状态，当有选手将键按下时（如按下P3，P3为高电平），74148的输出经锁存电路后后，3Q=0, 1Q、2Q、4Q=0,74LS48处于工作状态，４Q３Q２Q1Q=1011,经译码显示为"3"。此外，3Ｑ＝１，使触发器其他输入端为保持为1，处于禁止状态，封锁其他按键的输入，从而保证了抢答者的优先性。此时SPK输出脉冲信号，声音提示有人抢答。如有再次抢答需由主持人将Ｓ开关重新置“0”，然后再进行下一轮抢答。74175、74148、7448分别为为D触发器、10线—4线BCD编码器和BCD-to-7-Segment Decoder   BCD—7段译码器，表1、2、3为其功能表。

表2              74148功能表

(2)定时电路

通过预置时间30秒电路对计数器进行预置，计数器的时钟脉冲由秒脉冲电路提供。可预置时间的电路选用十进制同步加减计数器74LS192进行设计，具体电路如图3所示。当开关S为低电平时，对两片74192进行预置数，当开关为高电平且QD为低电平时倒计时开始，此时如果QD变为高电平，则停止计数，译码显示电路上显示剩余时间。若计时到零时QD还未低电平，这SPK输出脉冲信号，声音提示时间到。表4为74192的功能表。

（3）电路总体设计

实验原理图见图4.将抢答电路和计时电路的输出用或门相连，从而使有人抢答或计时到零都有声音提示；将计时电路的输出端MANGER接到抢答电路的输入端QD，从而保证计时到零后抢答无效；将抢答电路的的输出端SPK接到计时电路的输入端SPKIN，从而保证有选手抢答后计时停止。此外如果在计时未开时时有选手摁下，则声音提示抢答无效。

本抢答器使用方法非常简单，从上述工作原理可知，抢答前只需先将开关S置于“0”，然后再置于“1”，即可进行抢答。

图              4实验原理图

四、实验与调试

实验调试时选用GW48系列EDA/SOC实验开发系统（提供有目标芯片FPGA-型号EP1K30TC144-3、数码显示器、二极管、三极管、钮子开关、晶振等资源），实验选用实验电路结构图NＯ．０，选用数码８、数码７显示倒计时，选用数码１显示抢答选手号，选用键８代表主持人控制端Ｓ，选用键７、键６、键５、键４表示选手号Ｐ１、Ｐ２、Ｐ３、Ｐ４．按照结构图对管脚号进行封装。实验调试图见图５。

刚开始调试时发现一个问题：如果未有选手抢答则计时到零后数码１显示选手号为４，经过分析原因是计时到零后触发器自动清零，经过优先编码器后就输出４，之后对电路进行了改进，将计时电路的输出端manger和抢答电路的时钟信号相“与”后接到触发器的时钟输入端，将触发器的清零端接高电平。第一个问题解决后引起的第二个问题是计时到零后无声音提示，且计时到零后减法计数器继续减，之后将计时电路的声音输出和抢答电路的声音输出相“或”后，再将计数器计时到零后的74192的所有输出端“或非”后与74192的DN输入端相“与”，这样计时到零后74192的DN输入端就为1，输出就可以保持了。至此，电路的功能就全部可以实现了。

五、 体会

经过近两周的努力,在老师和同学的帮助下,我完成了设计任务。通过这次课程设计，加深了自己对理论知识的理解，同时也锻炼了自己把理论知识应用到实际问题的能力，更锻炼了自己自学的能力，能够根据需要去读一些相关文献，学会如何去使用一个软件（学会一个软件用好里面的帮助是最重要的）等，而这些正是以后工作学习生活所必需的。以前做实验总是很单一，要不就是按课本上步骤一步一步走，要不就是设计简单的如加法器，减法器之类的电路，或是用各种门电路设计简单的报警电路，密码锁等。而这次实验则是所有实验的综合，需要有一定理论基础和积淀。

刚开始老师布置任务的时候觉得很难，经过两天左右的思考初步设计把电路分成两个模块，一是基本的抢答电路，二是定时电路，各部分设计好了再整合在一起，这样就不难设计了。抢答电路可以用D触发器来完成，设计的关键是如何锁存最先抢答的选手号，定时电路可以用秒脉冲加减法计数器来完成，为了更接近于实际，我用两片74192分别代表十位和个位。初步设计后MAX+PLUSSII进行仿真无误后再进行附加功能的添加，如计时前抢答的报警，计时到零的声音提示及有选手抢答后计时的停止与声音的提示等。

设计电路时收获最大的是不管以后干什么，都要从大处着眼，小处着手，先将任务分成几个部分，再一部分一部分的去完成，最终再完成总体的设计，不然直接设计一个整体的模型，不方便调试，出了错也不知道是哪部分出了问题。

通过这次实验，还有一个收获就是感受到同学之间的温暖和相互协作的力量。尽管我们各自设计的电路不尽相同，思路也可能迥然不同，但我们能够互相帮助，遇到问题一起探讨，一起解决，别人有什么不懂的也尽量帮忙 。相互学习，共同进步，这种团结协作的精神正是我们新一代大学生所要求的基本素质与修养。

由于知识水平的局限,设计中可能会存在着一些不足,我真诚的接受老师和同学的批评和指正.最后衷心感谢老师的悉心指导和同学们的热心帮助!

以上图文的Word格式文档下载(内容和本网页上的一模一样,方便大家保存):
电子技术课程设计之智力抢答器.doc (220.5 KB, 下载次数: 16)

2018-12-24 10:54 上传

点击文件名下载附件
下载积分: 黑币 -5