I2C时钟波形上升时间和下降时间问题,上升沿平缓下降沿垂直

ID:621363 · 发表于 2019-10-9 20:42

如图为I2C SCL波形，上升波形因为存在上拉电阻和寄生电容影响，所以较为平缓，为什么下降沿几乎是垂直的呢？

ID:213173 · 发表于 2019-10-10 08:57

MCU准双向I/O口高电平输出内阻大，电平变化速率慢，低电平输出内阻小，电平变化速率快。减小上拉电阻值有助于改善波形上升陡峭度。

ID:621363 · 发表于 2019-10-10 15:07

wulin 发表于 2019-10-10 08:57
MCU准双向I/O口高电平输出内阻大，电平变化速率慢，低电平输出内阻小，电平变化速率快。减小上拉电阻值有助 ...

晶体管截止时为高阻态，因此RC较大，1.8V通过上拉电阻对SCL线充电速度较为缓慢；晶体管导通瞬间，此时导通阻抗非常小，因此RC也非常小，所以下降速度非常快。不知道我理解的对吗？

ID:213173 · 发表于 2019-10-11 09:21

15133313 发表于 2019-10-10 15:07
晶体管截止时为高阻态，因此RC较大，1.8V通过上拉电阻对SCL线充电速度较为缓慢；晶体管导通瞬间，此时导 ...

不同品牌和型号的MCU的I/O口内部电路结构有所不同。以51为例，除P0口是内部晶体管截止时为高阻态，其它IO口都是弱上拉，也就是内部有较大阻值的上拉电阻。通常外接I2C器件时在总线上都要接10K上拉电阻以保证高电平上升陡峭度及近似等于VCC。

ID:621363 · 发表于 2019-10-11 12:22

10k是不是有点大了，我这个波形是上拉为4.7K量测出来的，如果换成10K，时间常数应该增大，上升沿更平缓了，这样更不利于保证上升陡峭度啊

ID:213173 · 发表于 2019-10-11 14:15

15133313 发表于 2019-10-11 12:22
10k是不是有点大了，我这个波形是上拉为4.7K量测出来的，如果换成10K，时间常数应该增大，上升沿更平缓了， ...

在这个应用中不必纠结于波形是否理想，只要能完成正常通讯就可以了。大多数的应用IC的输入端都具备整形电路，不易出错。只有对脉冲宽度有严格要求的器件才需要认真对待上升时间和下降时间的问题。

ID:621363 · 发表于 2019-10-11 20:06

好的，感谢！

ID:636772 · 发表于 2019-11-6 15:40

请教一下，我遇到了i2c高速模式下信号下降时间过短，违反i2c标准中对于下降时间最小值的要求，想问一下楼主是否这个波形是否有同样问题，该如何解决呢？

ID:190344 · 发表于 2020-11-27 11:16

Hades_Wu 发表于 2019-11-6 15:40
请教一下，我遇到了i2c高速模式下信号下降时间过短，违反i2c标准中对于下降时间最小值的要求，想问一下楼主 ...

我目前遇到下降时间不满足规格书的情况，请问如何改善呢

ID:438092 · 发表于 2021-4-14 10:02

想请教一下博主，我现在遇到相似的问题。
设置i2c的时钟频率为400kHz,但是实际出来的频率只有360kHz左右，请问可能是什么原因呢

ID:1067357 · 发表于 2023-3-20 10:18

郭玲玉发表于 2021-4-14 10:02
想请教一下博主，我现在遇到相似的问题。
设置i2c的时钟频率为400kHz,但是实际出来的频率只有360kHz左右， ...

有没有波形呢

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I2C时钟波形上升时间和下降时间问题,上升沿平缓 下降沿垂直