555+74LS160纯数字电路数字时钟设计资料

数字钟已成为人们日常生活中必不可少的物品，广泛用于个人家庭以及车站、码头、剧场、办公室等公共场所，给人们的生活、学习、工作、娱乐带来极大的方便。钟表的数字化给人们生产生活带来了极大的方便。它扩展了钟表原有的报时功能，诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，这些都是以钟表数字化为基础的。因此，研究数字电子钟以及扩大其在生活中的应用，有着非常现实的意义。

尽管目前市场上已有现成的数字钟集成电路芯片，价格便宜，使用也非常方便。鉴于数字钟电路的基本组成包含了数字电路的主要组成部分，为了帮助同学们将已经学过的比较零散的数字电路的知识能够有机的、系统地联系起来用于实际，培养综合分析、设计电路的能力，进行数字钟的设计是必要的。

（6）校时电路：由于数字钟的初始时间不一定是标准时间，而且在数字钟的运行过程中可能出现误差，所以需要校时电路来对“时、分”显示数字进行校对调整。

数字时钟有振荡器、分频器、计数器、译码显示、报时等电路组成。其中，振荡器和分频器组成标准秒信号发生器，直接决定计时系统的精度。由不同进制的计数器、译码器和显示器组成计时系统。将标准秒信号送入采用六十进制的“秒计数器”，每秒计60s就发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用六十进制计数器，每累计60min，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用二十四或十二进制计时器，可实现对一天24h或12h的累计。译码显示电路将“时”、“分”、“秒”计数器的输出状态通过六位七段译码显示器显示出来，可进行整点报时，计时出现误差时，可以用校时电路校时、校分。数字时钟的原理框图如下图2.1所示。

3.2  各部分电路设计方案

3.2.1 秒脉冲产生电路

秒脉冲产生电路的功能是产生标准秒脉冲信号，主要由振荡器和分频器组成。振荡器是计数器的核心，振荡器的稳定度和频率的精准度决定了计时器的准确度，可由石英晶体振荡电路或555定时器与RC组成的多谐振荡器构成。一般来说，振荡器的频率越高，计时的精度就越高，但耗电量将增大，故设计时一定要根据需要设计出最佳的电路。石英晶体振荡器具有频率准确、振荡稳定、温度系数小的特点，但是如果精度要求不高的话可以采用555构成的多谐振荡器。

秒脉冲产生电路在此例中的主要功能有两个：一是产生标准秒脉冲信号，二是可提供整点报时所需要的频率信号。在下面电路设计中，为了简化电路，秒脉冲产生电路用一个1Hz的秒脉冲时钟信号源替代。

3.2.1.1 555构成的多谐振荡器

秒脉冲产生电路主要是由一个555定时器和三个十进制计数器74160构成。其中，555定时器与RC组成多谐振荡器，三个计数器74160组成分频器。其逻辑图如图3.2.1.1所示。

图3.2.1.1 555构成的多谐振荡器而成的秒脉冲产生电路逻辑图

其中555定时器的引脚图和功能表如图3.2和图3.3所示，其中选取R1=R2=1kΩ，C1=470nF，C2=10nF，从而多谐振荡器的频率为：

图3.2.1.2 555定时器的引脚图

图3.2.1.3 555定时器的功能表

图3.2.1.4 计数器74160的引脚图      图3.2.1.5 计数器74160的逻辑图

图3.2.1.6 计数器74160的功能表

160为可预置的十进制同步计数器，共有 74160和74LS160两种线路结构型式，其管脚图如图3.2.1.4所示, 160 的清除端是异步的，当清除端/MR为低电平时，不管时钟端CP状态如何，即可完成清除功能。

160的预置是同步的。当置入控制器/PE为低电平时，在CP上升沿作用下，输出端Q0－Q3与数据输入端P0－P3一致。当CP由低至高跳变或跳变前，如果计数控制端CEP、CET为高电平，则/PE 应避免由低至高电平的跳变。160 的计数是同步的。靠CP同时加在四个触发器上而实现的。当CEP、CET 均为高电平时，在CP上升沿作用下Q0－Q3同时变化，从而消除了异步计数器中出现的计数尖峰。对于74160，只有当 CP 为高电平时，CEP、CET 才允许由高至低电平的跳变。160有超前进位功能。当计数溢出时，进位输出端（TC）输出一个高电平脉冲，其宽度为 Q0 的高电平部分。在不外加门电路的情况下，可级联成N 位同步计数器。

计数器74160的引出端符号如下：

电路中多谐振荡器输出的是1kHz的脉冲信号，此信号作为第一级计数器的时钟信号。计数器的四个使能端ENP、ENT、LOAD、CLR均接高电平、由于74160是十进制计数器，因此计数器每计数满10次有一个进位信号，此信号即为第一级计数器分频后得到的100Hz的脉冲信号，将这个信号接在下一级计数器的时钟信号端CLK则可实现继续分频，经过两个74160逐级分频后依次得到10Hz和1Hz的脉冲信号。其电路仿真图如图3.2.1.7所示，用一个四通道的示波器可以清楚看到四个脉冲信号的波形如图3.2.1.8所示。

图3.2.1.7 秒脉冲产生电路仿真图

图3.2.1.8 千分频秒脉冲信号仿真波形

3.2.2计数器电路

根据数字时钟的原理框图2.1可知，整个计数器电路由秒计数器、分计数器和时计数器串接而成。秒脉冲信号经过6级计数器，分别得到秒个位、秒十位、分个位、分十位以及时个位、时十位的计时。显示6位的“时”、“分”、“秒”需要6片中规模的计数器。其中，秒计数器和分计数器都是六十进制，时计数器为二十四/十二进制，都选用74160来实现。实现的方法采用反馈清零法。

3.2.2.1六十进制计数电路

秒计数器和分计数器各由一个十进制计数器（个位）和一个六进制计数器（十位）串接组成，形成两个六十进制计数器，其中个位计数器接成十进制形式。十位计数器选择QB与QC端做反馈端，经与非门输出至控制清零端CLR，接成六进制计数形式（计数至0110时清零）。个位与十位计数器之间采用同步级联复位方式，将个位计数器的进位输出端RCO接至十位计数器的时钟信号输入端CLK，完成个位对十位计数器的进位控制。将十位计时器的反馈清零信号经非门输出，作为六十进制的进位输出脉冲信号，即当计数器计数至60时，反馈清零的低电平信号输入CLR端，同时经非门变为高电平，在同步级联方式下，控制高位计数器的计数。

创建如图3.2.2.1所示的电路，IO1~IO4是个位数码管的显示输出端，IO5~IO8是十位数码管的显示输出端，IO9接电源，给两个芯片的使能端提供高电平，IO10在此电路作为秒计数电路时接秒信号产生电路，作为分计数电路时接秒计数电路提供过来的进位信号（即接至秒计数器的CLR端）。IO11作为低位计数器的进位输出，与高位计数器的时钟信号端相连。

图3.2.2.1六十进制计数电路

3.2.2.2  二十四/十二进制计数电路

创建如图3.2.2.2所示的电路，IO1~IO4是个位数码管的显示输出端，IO5~IO8是十位数码管的显示输出端，IO9接电源，给两个芯片的使能端提供高电平，IO10接分计数电路提供过来的进位信号（即接至分计数器的CLR端）。IO11连接了两个计数器的清零端，因此可以通过双向开关接IO12和IO13以实现对与非门的选择，从而完成进制的转换。

分计数器需要的是一个二十四/十二进制转换的递增计数电路。个位和十位计数器均连接成十进制计数形式，采用同步级联复位方式。将个位计数器进位输出端RCO接至十位计数器的时钟信号输入端CLK，完成个位对十位计数器的进位控制。若选择二十四进制，十位计数器的输出端QB和个位计数器的输出端QC通过与非门控制两片计数器的清零端CLR，当计数器的输出状态为00100100时，立即反馈清零，从而实现二十四进制递增计数。若选择十二进制，十位计数器的输出端QA和个位计数器的输出端QB通过与非门控制两片计数器的清零端CLR，当计数器的输出状态为00010010时，立即反馈清零，从而实现十二进制递增计数。两个与非门通过一个双向开关接至两片计数器的清零端CLR，单击开关就可以选择与非门的输出，实现二十四进制或十二进制递增计数的转换。

图3.2.2.2二十四/十二进制计数电路

3.2.3译码显示电路

采用共阴极七段数码管将译码显示电路是将计数器输出的8421 BCD码译成数码管显示所需要的高低电平。译码电路就应选接与它配套的共阴极七段数码驱动器。译码显示电路采用CD45117段译码驱动器。译码器A、B、C、D与十进制计数器的四个输出端相连接，a、b、c、d、e、f、g即为驱动七段数码显示器的信号。根据A、B、C、D所得的计数信号，数码管显示的相对应的字型。

3.2.3.1  七段数码管

图3.2.3.1 七段数码管的引脚图

3.2.3.2 CD4511译码器

为了使数码管能显示十进制数。必须将十进制数代码经译码器译出，然后经驱动器点亮对应的段。所以，译码器的功能就是，对应于某一组数码输入，相应的几个输出端有有效信号输出。

常用的集成七段显示译码器有两类，一类译码器输出高电平有效信号，用来驱动共阴极显示器，另一类输出低电平有效信号，以驱动共阳极显示器。

CD4511七段显示译码器的逻辑符号如图3.2.3.2所示，功能表如图3.2.3.3所示。当输入8421BCD码时，输出高电平有效。用以驱动共阴极显示器。当输入为1010~1111六个状态时，输出全为低电平，显示器无显示。

图3.2.3.2 CD4511逻辑符号(引脚图)

该集成显示译码器设有三个辅助控制端LE、、，以增强器件的功能，现分别简述如下：

⑴灯测试输入端

当=0时，无论其他输入端是什么状态，所有各段输出a~g均为1，显示字形。该输入端常用于检查译码器本身及显示器各段的好坏。

⑵灭灯输入

当=0，并且=1时，无论其他输入端是什么电平，所有各段输出a~g均为0，所有字形熄灭。该输入端用于将不必要显示的零熄灭。

⑶锁存使能输入LE

在==1的条件下，当LE=0时，锁存器不工作，译码器的输出随输入码的变化而变化；当LE由0跳变1时，输入码被锁存，输出只取决于锁存器的内容，不再随输入的变化而变化。

图3.2.3.2 CD4511的功能表

图3.2.3.4 显示器显示字形

3.2.3.3  小时译码显示子电路

只需在==1并且LE=0时，译码器的输出随输入码的变化而变化，所以只要把4511译码器的数据输入端与74160计数器的输出端相连即可。而分钟和秒译码显示电路也是如此，如图3.2.3.5所示。

图3.2.3.5小时译码显示子电路(六十进制计数)

3.2.3.4分钟/秒译码显示子电路

图3.2.3.6 分钟/秒译码显示子电路(十二、二十四进制计数)

3.2.4校时、校分电路

校对时间一般在选定的标准时间到来之前进行，可分为4个步骤：首先把时计数器置到所需的数字；然后再将分计数器置到所需的数字；与此同时或之后应将秒计数器清零，时钟暂停计数，处于等待启动阶段；当选定的标准时刻到达的瞬间，按启动按钮，电路则从所预置时间开始计数。由此可知，校时，校分电路应具有预置小时、预置分、等待启动、计时4个阶段。在设计电路时既要方便可靠地实现校时校分的功能，又不能影响时钟的正常计时，通常采用逻辑门切换。当Q=1时，输入的预置信号可以传到时计数器的CLK端，进行校时工作，而分进位信号被封锁。例如，校时电路原理示意图如图3.2.4.1所示。当Q=0时，分进位信号可以传到时计数器的CLK端，进行计时工作，而输入的预置信号分进位信号被封锁。校分电路也仿照此进行。

图3.2.4.1 校时电路原理框图

当然上述方法比较精确，也比较复杂，在精度要求不高时，也可以采用另一种方法。只需使用两个双向选择开关将秒脉冲直接引入时计数器的分计数器即可实现功能。此时，低位计数器的进位信号输出端需通过双向选择开关的其中一选择端接至高位计数器的时钟信号端，开关的另一选择端接秒脉冲信号。当日常显示时间时，开关拨向低位计数器的进位信号输出端；调时调分时拨向秒脉冲信号，这样可使计数器自动跳至所需要的时间。(具体见总电路图)

3.2.5整点报时电路

当时间到达整点前10秒开始，蜂鸣器1秒响1秒停地响5次。即当时间达到××时59分50秒时蜂鸣器开始响第一次，并持续一秒钟，然后停鸣一秒，这样响五次。利用与非门的相与功能，而已把分十位的OC 、OA ,分个位的QD、QA，秒十位的QC、QA 和秒个位的QA相“与非”作为控制信号控制与非门的开断，从而控制蜂鸣器的响和停。

图3.2.5.1 整点报时电路

3.3  总电路设计图

4.数字时钟电路仿真

4.1开始状态

图4.1.1 开始状态

4.2校时、校分功能

图4.2.1校时、校分功能

4.3十二进制与二十四进制转换功能

图4.3.1十二进制与二十四进制转换功能

4.4满60秒向分钟进位状态

图4.4.1满60秒向分钟进位状态

4.5满60分向小时进位状态

图4.5.1 满60分向小时进位状态

4.6 23:59:59向00:00:00进位状态

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