关于Verilog 累加器的编写

ID:986885 · 发表于 2023-11-8 23:21

本次设计的是8位的累加器，使用8位寄存器和8位全加器进行设计。（毕竟刚开始学，希望大家见谅）寄存器和全加器的模块和累加器的模块编写已经编写完了。接下来是写测试代码，但是测试代码却直接卡住了（脑子失忆不知道该咋写）
自己写了一个但是呢，并不能实现累加的效果。

ID:986885 · 发表于 2023-11-8 23:23

主要是按道理来说我给他ACCa进行赋值，在产生上升沿的过程中应该是会存储到寄存器中的，然后寄存器的输出在返回到全加器的b口，然后在进行全加器的运算从而形成累加，但不知为何波形是没有的

ID:57657 · 发表于 2023-11-9 08:41

编译后使用实物测试。

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