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收藏个老外写的ENC28J60驱动

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楼主
ID:100029 发表于 2015-12-22 21:59 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
我就是伸手党 ，自己写不出来，就抄别人的。

  2. /*! \file enc28j60.h \brief Microchip ENC28J60 Ethernet Interface Driver. */
  3. //*****************************************************************************
  4. //
  5. // File Name    : 'enc28j60.h'
  6. // Title                : Microchip ENC28J60 Ethernet Interface Driver
  7. // Author               : Pascal Stang (c)2005
  8. // Created              : 9/22/2005
  9. // Revised              : 9/22/2005
  10. // Version              : 0.1
  11. // Target MCU   : Atmel AVR series
  12. // Editor Tabs  : 4
  13. //
  14. ///     \ingroup network
  15. ///     \defgroup enc28j60 Microchip ENC28J60 Ethernet Interface Driver (enc28j60.c)
  16. ///     \code #include "net/enc28j60.h" \endcode
  17. ///     \par Overview
  18. ///             This driver provides initialization and transmit/receive
  19. ///     functions for the Microchip ENC28J60 10Mb Ethernet Controller and PHY.
  20. /// This chip is novel in that it is a full MAC+PHY interface all in a 28-pin
  21. /// chip, using an SPI interface to the host processor.
  22. ///
  23. //
  24. //*****************************************************************************
  25. //@{

  27. #ifndef ENC28J60_H
  28. #define ENC28J60_H

  30. #include "global.h"

  32. //#define nop() asm volatile ("nop")

  34. // ENC28J60 Control Registers
  35. // Control register definitions are a combination of address,
  36. // bank number, and Ethernet/MAC/PHY indicator bits.
  37. // - Register address   (bits 0-4)
  38. // - Bank number                (bits 5-6)
  39. // - MAC/PHY indicator  (bit 7)
  40. #define ADDR_MASK       0x1F
  41. #define BANK_MASK       0x60
  42. #define SPRD_MASK       0x80
  43. // All-bank registers
  44. #define EIE                     0x1B
  45. #define EIR                     0x1C
  46. #define ESTAT           0x1D
  47. #define ECON2           0x1E
  48. #define ECON1           0x1F
  49. // Bank 0 registers
  50. #define ERDPTL          (0x00|0x00)
  51. #define ERDPTH          (0x01|0x00)
  52. #define EWRPTL          (0x02|0x00)
  53. #define EWRPTH          (0x03|0x00)
  54. #define ETXSTL          (0x04|0x00)
  55. #define ETXSTH          (0x05|0x00)
  56. #define ETXNDL          (0x06|0x00)
  57. #define ETXNDH          (0x07|0x00)
  58. #define ERXSTL          (0x08|0x00)
  59. #define ERXSTH          (0x09|0x00)
  60. #define ERXNDL          (0x0A|0x00)
  61. #define ERXNDH          (0x0B|0x00)
  62. #define ERXRDPTL        (0x0C|0x00)
  63. #define ERXRDPTH        (0x0D|0x00)
  64. #define ERXWRPTL        (0x0E|0x00)
  65. #define ERXWRPTH        (0x0F|0x00)
  66. #define EDMASTL         (0x10|0x00)
  67. #define EDMASTH         (0x11|0x00)
  68. #define EDMANDL         (0x12|0x00)
  69. #define EDMANDH         (0x13|0x00)
  70. #define EDMADSTL        (0x14|0x00)
  71. #define EDMADSTH        (0x15|0x00)
  72. #define EDMACSL         (0x16|0x00)
  73. #define EDMACSH         (0x17|0x00)
  74. // Bank 1 registers
  75. #define EHT0            (0x00|0x20)
  76. #define EHT1            (0x01|0x20)
  77. #define EHT2            (0x02|0x20)
  78. #define EHT3            (0x03|0x20)
  79. #define EHT4            (0x04|0x20)
  80. #define EHT5            (0x05|0x20)
  81. #define EHT6            (0x06|0x20)
  82. #define EHT7            (0x07|0x20)
  83. #define EPMM0           (0x08|0x20)
  84. #define EPMM1           (0x09|0x20)
  85. #define EPMM2           (0x0A|0x20)
  86. #define EPMM3           (0x0B|0x20)
  87. #define EPMM4           (0x0C|0x20)
  88. #define EPMM5           (0x0D|0x20)
  89. #define EPMM6           (0x0E|0x20)
  90. #define EPMM7           (0x0F|0x20)
  91. #define EPMCSL          (0x10|0x20)
  92. #define EPMCSH          (0x11|0x20)
  93. #define EPMOL           (0x14|0x20)
  94. #define EPMOH           (0x15|0x20)
  95. #define EWOLIE          (0x16|0x20)
  96. #define EWOLIR          (0x17|0x20)
  97. #define ERXFCON         (0x18|0x20)
  98. #define EPKTCNT         (0x19|0x20)
  99. // Bank 2 registers
  100. #define MACON1          (0x00|0x40|0x80)
  101. #define MACON2          (0x01|0x40|0x80)
  102. #define MACON3          (0x02|0x40|0x80)
  103. #define MACON4          (0x03|0x40|0x80)
  104. #define MABBIPG         (0x04|0x40|0x80)
  105. #define MAIPGL          (0x06|0x40|0x80)
  106. #define MAIPGH          (0x07|0x40|0x80)
  107. #define MACLCON1        (0x08|0x40|0x80)
  108. #define MACLCON2        (0x09|0x40|0x80)
  109. #define MAMXFLL         (0x0A|0x40|0x80)
  110. #define MAMXFLH         (0x0B|0x40|0x80)
  111. #define MAPHSUP         (0x0D|0x40|0x80)
  112. #define MICON           (0x11|0x40|0x80)
  113. #define MICMD           (0x12|0x40|0x80)
  114. #define MIREGADR        (0x14|0x40|0x80)
  115. #define MIWRL           (0x16|0x40|0x80)
  116. #define MIWRH           (0x17|0x40|0x80)
  117. #define MIRDL           (0x18|0x40|0x80)
  118. #define MIRDH           (0x19|0x40|0x80)
  119. // Bank 3 registers
  120. #define MAADR1          (0x00|0x60|0x80)
  121. #define MAADR0          (0x01|0x60|0x80)
  122. #define MAADR3          (0x02|0x60|0x80)
  123. #define MAADR2          (0x03|0x60|0x80)
  124. #define MAADR5          (0x04|0x60|0x80)
  125. #define MAADR4          (0x05|0x60|0x80)
  126. #define EBSTSD          (0x06|0x60)
  127. #define EBSTCON         (0x07|0x60)
  128. #define EBSTCSL         (0x08|0x60)
  129. #define EBSTCSH         (0x09|0x60)
  130. #define MISTAT          (0x0A|0x60|0x80)
  131. #define EREVID          (0x12|0x60)
  132. #define ECOCON          (0x15|0x60)
  133. #define EFLOCON         (0x17|0x60)
  134. #define EPAUSL          (0x18|0x60)
  135. #define EPAUSH          (0x19|0x60)
  136. // PHY registers
  137. #define PHCON1          0x00
  138. #define PHSTAT1         0x01
  139. #define PHHID1          0x02
  140. #define PHHID2          0x03
  141. #define PHCON2          0x10
  142. #define PHSTAT2         0x11
  143. #define PHIE            0x12
  144. #define PHIR            0x13
  145. #define PHLCON          0x14

  147. // ENC28J60 EIE Register Bit Definitions
  148. #define EIE_INTIE               0x80
  149. #define EIE_PKTIE               0x40
  150. #define EIE_DMAIE               0x20
  151. #define EIE_LINKIE              0x10
  152. #define EIE_TXIE                0x08
  153. #define EIE_WOLIE               0x04
  154. #define EIE_TXERIE              0x02
  155. #define EIE_RXERIE              0x01
  156. // ENC28J60 EIR Register Bit Definitions
  157. #define EIR_PKTIF               0x40
  158. #define EIR_DMAIF               0x20
  159. #define EIR_LINKIF              0x10
  160. #define EIR_TXIF                0x08
  161. #define EIR_WOLIF               0x04
  162. #define EIR_TXERIF              0x02
  163. #define EIR_RXERIF              0x01
  164. // ENC28J60 ESTAT Register Bit Definitions
  165. #define ESTAT_INT               0x80
  166. #define ESTAT_LATECOL   0x10
  167. #define ESTAT_RXBUSY    0x04
  168. #define ESTAT_TXABRT    0x02
  169. #define ESTAT_CLKRDY    0x01
  170. // ENC28J60 ECON2 Register Bit Definitions
  171. #define ECON2_AUTOINC   0x80
  172. #define ECON2_PKTDEC    0x40
  173. #define ECON2_PWRSV             0x20
  174. #define ECON2_VRPS              0x08
  175. // ENC28J60 ECON1 Register Bit Definitions
  176. #define ECON1_TXRST             0x80
  177. #define ECON1_RXRST             0x40
  178. #define ECON1_DMAST             0x20
  179. #define ECON1_CSUMEN    0x10
  180. #define ECON1_TXRTS             0x08
  181. #define ECON1_RXEN              0x04
  182. #define ECON1_BSEL1             0x02
  183. #define ECON1_BSEL0             0x01
  184. // ENC28J60 MACON1 Register Bit Definitions
  185. #define MACON1_LOOPBK   0x10
  186. #define MACON1_TXPAUS   0x08
  187. #define MACON1_RXPAUS   0x04
  188. #define MACON1_PASSALL  0x02
  189. #define MACON1_MARXEN   0x01
  190. // ENC28J60 MACON2 Register Bit Definitions
  191. #define MACON2_MARST    0x80
  192. #define MACON2_RNDRST   0x40
  193. #define MACON2_MARXRST  0x08
  194. #define MACON2_RFUNRST  0x04
  195. #define MACON2_MATXRST  0x02
  196. #define MACON2_TFUNRST  0x01
  197. // ENC28J60 MACON3 Register Bit Definitions
  198. #define MACON3_PADCFG2  0x80
  199. #define MACON3_PADCFG1  0x40
  200. #define MACON3_PADCFG0  0x20
  201. #define MACON3_TXCRCEN  0x10
  202. #define MACON3_PHDRLEN  0x08
  203. #define MACON3_HFRMLEN  0x04
  204. #define MACON3_FRMLNEN  0x02
  205. #define MACON3_FULDPX   0x01
  206. // ENC28J60 MICMD Register Bit Definitions
  207. #define MICMD_MIISCAN   0x02
  208. #define MICMD_MIIRD             0x01
  209. // ENC28J60 MISTAT Register Bit Definitions
  210. #define MISTAT_NVALID   0x04
  211. #define MISTAT_SCAN             0x02
  212. #define MISTAT_BUSY             0x01
  213. // ENC28J60 PHY PHCON1 Register Bit Definitions
  214. #define PHCON1_PRST             0x8000
  215. #define PHCON1_PLOOPBK  0x4000
  216. #define PHCON1_PPWRSV   0x0800
  217. #define PHCON1_PDPXMD   0x0100
  218. // ENC28J60 PHY PHSTAT1 Register Bit Definitions
  219. #define PHSTAT1_PFDPX   0x1000
  220. #define PHSTAT1_PHDPX   0x0800
  221. #define PHSTAT1_LLSTAT  0x0004
  222. #define PHSTAT1_JBSTAT  0x0002
  223. // ENC28J60 PHY PHCON2 Register Bit Definitions
  224. #define PHCON2_FRCLINK  0x4000
  225. #define PHCON2_TXDIS    0x2000
  226. #define PHCON2_JABBER   0x0400
  227. #define PHCON2_HDLDIS   0x0100

  229. // ENC28J60 Packet Control Byte Bit Definitions
  230. #define PKTCTRL_PHUGEEN         0x08
  231. #define PKTCTRL_PPADEN          0x04
  232. #define PKTCTRL_PCRCEN          0x02
  233. #define PKTCTRL_POVERRIDE       0x01

  235. // SPI operation codes
  236. #define ENC28J60_READ_CTRL_REG  0x00
  237. #define ENC28J60_READ_BUF_MEM   0x3A
  238. #define ENC28J60_WRITE_CTRL_REG 0x40
  239. #define ENC28J60_WRITE_BUF_MEM  0x7A
  240. #define ENC28J60_BIT_FIELD_SET  0x80
  241. #define ENC28J60_BIT_FIELD_CLR  0xA0
  242. #define ENC28J60_SOFT_RESET             0xFF


  245. // buffer boundaries applied to internal 8K ram
  246. //      entire available packet buffer space is allocated
  247. #define TXSTART_INIT    0x0000  // start TX buffer at 0
  248. #define RXSTART_INIT    0x0600  // give TX buffer space for one full ethernet frame (~1500 bytes)
  249. #define RXSTOP_INIT     0x1FFF  // receive buffer gets the rest

  251. #define MAX_FRAMELEN    1518    // maximum ethernet frame length

  253. // Ethernet constants
  254. #define ETHERNET_MIN_PACKET_LENGTH      0x3C
  255. //#define ETHERNET_HEADER_LENGTH                0x0E

  257. // setup ports for I/O
  258. //void ax88796SetupPorts(void);

  260. //! do a ENC28J60 read operation
  261. u08 enc28j60ReadOp(u08 op, u08 address);
  262. //! do a ENC28J60 write operation
  263. void enc28j60WriteOp(u08 op, u08 address, u08 data);
  264. //! read the packet buffer memory
  265. void enc28j60ReadBuffer(u16 len, u08* data);
  266. //! write the packet buffer memory
  267. void enc28j60WriteBuffer(u16 len, u08* data);
  268. //! set the register bank for register at address
  269. void enc28j60SetBank(u08 address);
  270. //! read ax88796 register
  271. u08 enc28j60Read(u08 address);
  272. //! write ax88796 register
  273. void enc28j60Write(u08 address, u08 data);
  274. //! read a PHY register
  275. u16 enc28j60PhyRead(u08 address);
  276. //! write a PHY register
  277. void enc28j60PhyWrite(u08 address, u16 data);

  279. //! initialize the ethernet interface for transmit/receive
  280. void enc28j60Init(void);

  282. //! Packet transmit function.
  283. /// Sends a packet on the network.  It is assumed that the packet is headed by a valid ethernet header.
  284. /// \param len          Length of packet in bytes.
  285. /// \param packet       Pointer to packet data.
  286. /// \param len2         Length of the secound packet in bytes, can be 0.
  287. /// \param packet2      Pointer to the secound packet data, can be NULL.
  288. void enc28j60PacketSend(unsigned int len1, unsigned char* packet1, unsigned int len2, unsigned char* packet2);

  290. //! Packet receive function.
  291. /// Gets a packet from the network receive buffer, if one is available.
  292. /// The packet will by headed by an ethernet header.
  293. /// \param      maxlen  The maximum acceptable length of a retrieved packet.
  294. /// \param      packet  Pointer where packet data should be stored.
  295. /// \return Packet length in bytes if a packet was retrieved, zero otherwise.
  296. unsigned int enc28j60PacketReceive(unsigned int maxlen, unsigned char* packet);

  298. //! execute procedure for recovering from a receive overflow
  299. /// this should be done when the receive memory fills up with packets
  300. void enc28j60ReceiveOverflowRecover(void);

  302. #endif
  303. //@}
  304. /*! \file enc28j60.c \brief Microchip ENC28J60 Ethernet Interface Driver. */
  305. //*****************************************************************************
  306. //
  307. // File Name    : 'enc28j60.c'
  308. // Title                : Microchip ENC28J60 Ethernet Interface Driver
  309. // Author               : Pascal Stang (c)2005
  310. // Created              : 9/22/2005
  311. // Revised              : 9/22/2005
  312. // Version              : 0.1
  313. // Target MCU   : Atmel AVR series
  314. // Editor Tabs  : 4
  315. //
  316. // Description  : This driver provides initialization and transmit/receive
  317. //      functions for the Microchip ENC28J60 10Mb Ethernet Controller and PHY.
  318. // This chip is novel in that it is a full MAC+PHY interface all in a 28-pin
  319. // chip, using an SPI interface to the host processor.
  320. //
  321. //*****************************************************************************

  323. #include "global-conf.h"
  324. #include <avr/io.h>
  325. #include <util/delay.h>
  326. #include "global.h"
  327. //#include "timer.h"    //Note have been replaced with _delay_us() as this is more convient

  329. #include "enc28j60.h"

  331. #ifdef SPDR0
  332.         #define SPDR    SPDR0
  333.         #define SPCR    SPCR0
  334.         #define SPSR    SPSR0

  336.         #define SPIF    SPIF0
  337.         #define MSTR    MSTR0
  338.         #define CPOL    CPOL0
  339.         #define DORD    DORD0
  340.         #define SPR0    SPR00
  341.         #define SPR1    SPR01
  342.         #define SPI2X   SPI2X0
  343.         #define SPE             SPE0
  344. #endif

  346. // include configuration
  347. #include "enc28j60conf.h"

  349. u08 Enc28j60Bank;
  350. u16 NextPacketPtr;

  352. /*void nicInit(void)
  353. {
  354.         enc28j60Init();
  355. }

  357. void nicSend(unsigned int len, unsigned char* packet)
  358. {
  359.         enc28j60PacketSend(len, packet);
  360. }

  362. unsigned int nicPoll(unsigned int maxlen, unsigned char* packet)
  363. {
  364.         return enc28j60PacketReceive(maxlen, packet);
  365. }*/


  368. /*void nicRegDump(void)
  369. {
  370.         enc28j60RegDump();
  371. }*/

  373. /*
  374. void ax88796SetupPorts(void)
  375. {
  376. #if NIC_CONNECTION == MEMORY_MAPPED
  377.         // enable external SRAM interface - no wait states
  378.         sbi(MCUCR, SRE);
  379. //      sbi(MCUCR, SRW10);
  380. //      sbi(XMCRA, SRW00);
  381. //      sbi(XMCRA, SRW01);
  382. //      sbi(XMCRA, SRW11);
  383. #else
  384.         // set address port to output
  385.         AX88796_ADDRESS_DDR = AX88796_ADDRESS_MASK;
  386.    
  387.         // set data port to input with pull-ups
  388.         AX88796_DATA_DDR = 0x00;
  389.         AX88796_DATA_PORT = 0xFF;

  391.         // initialize the control port read and write pins to de-asserted
  392.         sbi( AX88796_CONTROL_PORT, AX88796_CONTROL_READPIN );
  393.         sbi( AX88796_CONTROL_PORT, AX88796_CONTROL_WRITEPIN );
  394.         // set the read and write pins to output
  395.         sbi( AX88796_CONTROL_DDR, AX88796_CONTROL_READPIN );
  396.         sbi( AX88796_CONTROL_DDR, AX88796_CONTROL_WRITEPIN );
  397. #endif
  398.         // set reset pin to output
  399.         sbi( AX88796_RESET_DDR, AX88796_RESET_PIN );
  400. }
  401. */

  403. u08 enc28j60ReadOp(u08 op, u08 address)
  404. {
  405.         u08 data;
  406.    
  407.         // assert CS
  408.         ENC28J60_CONTROL_PORT &= ~(1<<ENC28J60_CONTROL_CS);
  409.         
  410.         // issue read command
  411.         SPDR = op | (address & ADDR_MASK);
  412.         while(!(SPSR & (1<<SPIF)));
  413.         // read data
  414.         SPDR = 0x00;
  415.         while(!(SPSR & (1<<SPIF)));
  416.         // do dummy read if needed
  417.         if(address & 0x80)
  418.         {
  419.                 SPDR = 0x00;
  420.                 while(!(inb(SPSR) & (1<<SPIF)));
  421.         }
  422.         data = SPDR;
  423.         
  424.         // release CS
  425.         ENC28J60_CONTROL_PORT |= (1<<ENC28J60_CONTROL_CS);

  427.         return data;
  428. }

  430. void enc28j60WriteOp(u08 op, u08 address, u08 data)
  431. {
  432.         // assert CS
  433.         ENC28J60_CONTROL_PORT &= ~(1<<ENC28J60_CONTROL_CS);

  435.         // issue write command
  436.         SPDR = op | (address & ADDR_MASK);
  437.         while(!(SPSR & (1<<SPIF)));
  438.         // write data
  439.         SPDR = data;
  440.         while(!(SPSR & (1<<SPIF)));

  442.         // release CS
  443.         ENC28J60_CONTROL_PORT |= (1<<ENC28J60_CONTROL_CS);
  444. }

  446. void enc28j60ReadBuffer(u16 len, u08* data)
  447. {
  448.         // assert CS
  449.         ENC28J60_CONTROL_PORT &= ~(1<<ENC28J60_CONTROL_CS);
  450.         
  451.         // issue read command
  452.         SPDR = ENC28J60_READ_BUF_MEM;
  453.         while(!(SPSR & (1<<SPIF)));
  454.         while(len--)
  455.         {
  456.                 // read data
  457.                 SPDR = 0x00;
  458.                 while(!(SPSR & (1<<SPIF)));
  459.                 *data++ = SPDR;
  460.         }      
  461.         // release CS
  462.         ENC28J60_CONTROL_PORT |= (1<<ENC28J60_CONTROL_CS);
  463. }

  465. void enc28j60WriteBuffer(u16 len, u08* data)
  466. {
  467.         // assert CS
  468.         ENC28J60_CONTROL_PORT &= ~(1<<ENC28J60_CONTROL_CS);
  469.         
  470.         // issue write command
  471.         SPDR = ENC28J60_WRITE_BUF_MEM;
  472.         while(!(SPSR & (1<<SPIF)));
  473.         while(len--)
  474.         {
  475.                 // write data
  476.                 SPDR = *data++;
  477.                 while(!(SPSR & (1<<SPIF)));
  478.         }      
  479.         // release CS
  480.         ENC28J60_CONTROL_PORT |= (1<<ENC28J60_CONTROL_CS);
  481. }

  483. void enc28j60SetBank(u08 address)
  484. {
  485.         // set the bank (if needed)
  486.         if((address & BANK_MASK) != Enc28j60Bank)
  487.         {
  488.                 // set the bank
  489.                 enc28j60WriteOp(ENC28J60_BIT_FIELD_CLR, ECON1, (ECON1_BSEL1|ECON1_BSEL0));
  490.                 enc28j60WriteOp(ENC28J60_BIT_FIELD_SET, ECON1, (address & BANK_MASK)>>5);
  491.                 Enc28j60Bank = (address & BANK_MASK);
  492.         }
  493. }

  495. u08 enc28j60Read(u08 address)
  496. {
  497.         // set the bank
  498.         enc28j60SetBank(address);
  499.         // do the read
  500.         return enc28j60ReadOp(ENC28J60_READ_CTRL_REG, address);
  501. }

  503. void enc28j60Write(u08 address, u08 data)
  504. {
  505.         // set the bank
  506.         enc28j60SetBank(address);
  507.         // do the write
  508.         enc28j60WriteOp(ENC28J60_WRITE_CTRL_REG, address, data);
  509. }

  511. u16 enc28j60PhyRead(u08 address)
  512. {
  513.         u16 data;

  515.         // Set the right address and start the register read operation
  516.         enc28j60Write(MIREGADR, address);
  517.         enc28j60Write(MICMD, MICMD_MIIRD);

  519.         // wait until the PHY read completes
  520.         while(enc28j60Read(MISTAT) & MISTAT_BUSY);

  522.         // quit reading
  523.         enc28j60Write(MICMD, 0x00);
  524.         
  525.         // get data value
  526.         data  = enc28j60Read(MIRDL);
  527.         data |= enc28j60Read(MIRDH);
  528.         // return the data
  529.         return data;
  530. }

  532. void enc28j60PhyWrite(u08 address, u16 data)
  533. {
  534.         // set the PHY register address
  535.         enc28j60Write(MIREGADR, address);
  536.         
  537.         // write the PHY data
  538.         enc28j60Write(MIWRL, data);     
  539.         enc28j60Write(MIWRH, data>>8);

  541.         // wait until the PHY write completes
  542.         while(enc28j60Read(MISTAT) & MISTAT_BUSY);
  543. }

  545. void enc28j60Init(void)
  546. {
  547.         // initialize I/O
  548.         sbi(ENC28J60_CONTROL_DDR, ENC28J60_CONTROL_CS);
  549.         sbi(ENC28J60_CONTROL_PORT, ENC28J60_CONTROL_CS);

  551.         // setup SPI I/O pins
  552.         sbi(ENC28J60_SPI_PORT, ENC28J60_SPI_SCK);       // set SCK hi
  553.         sbi(ENC28J60_SPI_DDR, ENC28J60_SPI_SCK);        // set SCK as output
  554.         cbi(ENC28J60_SPI_DDR, ENC28J60_SPI_MISO);       // set MISO as input
  555.         sbi(ENC28J60_SPI_DDR, ENC28J60_SPI_MOSI);       // set MOSI as output
  556.         sbi(ENC28J60_SPI_DDR, ENC28J60_SPI_SS);         // SS must be output for Master mode to work
  557.         // initialize SPI interface
  558.         // master mode
  559.         sbi(SPCR, MSTR);
  560.         // select clock phase positive-going in middle of data
  561.         cbi(SPCR, CPOL);
  562.         // Data order MSB first
  563.         cbi(SPCR,DORD);
  564.         // switch to f/4 2X = f/2 bitrate
  565.         cbi(SPCR, SPR0);
  566.         cbi(SPCR, SPR1);
  567.         sbi(SPSR, SPI2X);
  568.         // enable SPI
  569.         sbi(SPCR, SPE);

  571.         // perform system reset
  572.         enc28j60WriteOp(ENC28J60_SOFT_RESET, 0, ENC28J60_SOFT_RESET);
  573.         // check CLKRDY bit to see if reset is complete
  574.         _delay_us(50);
  575.         while(!(enc28j60Read(ESTAT) & ESTAT_CLKRDY));

  577.         // do bank 0 stuff
  578.         // initialize receive buffer
  579.         // 16-bit transfers, must write low byte first
  580.         // set receive buffer start address
  581.         NextPacketPtr = RXSTART_INIT;
  582.         enc28j60Write(ERXSTL, RXSTART_INIT&0xFF);
  583.         enc28j60Write(ERXSTH, RXSTART_INIT>>8);
  584.         // set receive pointer address
  585.         enc28j60Write(ERXRDPTL, RXSTART_INIT&0xFF);
  586.         enc28j60Write(ERXRDPTH, RXSTART_INIT>>8);
  587.         // set receive buffer end
  588.         // ERXND defaults to 0x1FFF (end of ram)
  589.         enc28j60Write(ERXNDL, RXSTOP_INIT&0xFF);
  590.         enc28j60Write(ERXNDH, RXSTOP_INIT>>8);
  591.         // set transmit buffer start
  592.         // ETXST defaults to 0x0000 (beginnging of ram)
  593.         enc28j60Write(ETXSTL, TXSTART_INIT&0xFF);
  594.         enc28j60Write(ETXSTH, TXSTART_INIT>>8);

  596.         // do bank 2 stuff
  597.         // enable MAC receive
  598.         enc28j60Write(MACON1, MACON1_MARXEN|MACON1_TXPAUS|MACON1_RXPAUS);
  599.         // bring MAC out of reset
  600.         enc28j60Write(MACON2, 0x00);
  601.         // enable automatic padding and CRC operations
  602.         enc28j60WriteOp(ENC28J60_BIT_FIELD_SET, MACON3, MACON3_PADCFG0|MACON3_TXCRCEN|MACON3_FRMLNEN);
  603. //      enc28j60Write(MACON3, MACON3_PADCFG0|MACON3_TXCRCEN|MACON3_FRMLNEN);
  604.         // set inter-frame gap (non-back-to-back)
  605.         enc28j60Write(MAIPGL, 0x12);
  606.         enc28j60Write(MAIPGH, 0x0C);
  607.         // set inter-frame gap (back-to-back)
  608.         enc28j60Write(MABBIPG, 0x12);
  609.         // Set the maximum packet size which the controller will accept
  610.         enc28j60Write(MAMXFLL, MAX_FRAMELEN&0xFF);      
  611.         enc28j60Write(MAMXFLH, MAX_FRAMELEN>>8);

  613.         // do bank 3 stuff
  614.         // write MAC address
  615.         // NOTE: MAC address in ENC28J60 is byte-backward
  616.         enc28j60Write(MAADR5, ENC28J60_MAC0);
  617.         enc28j60Write(MAADR4, ENC28J60_MAC1);
  618.         enc28j60Write(MAADR3, ENC28J60_MAC2);
  619.         enc28j60Write(MAADR2, ENC28J60_MAC3);
  620.         enc28j60Write(MAADR1, ENC28J60_MAC4);
  621.         enc28j60Write(MAADR0, ENC28J60_MAC5);

  623.         // no loopback of transmitted frames
  624.         enc28j60PhyWrite(PHCON2, PHCON2_HDLDIS);

  626.         // switch to bank 0
  627.         enc28j60SetBank(ECON1);
  628.         // enable interrutps
  629.         enc28j60WriteOp(ENC28J60_BIT_FIELD_SET, EIE, EIE_INTIE|EIE_PKTIE);
  630.         // enable packet reception
  631.         enc28j60WriteOp(ENC28J60_BIT_FIELD_SET, ECON1, ECON1_RXEN);
  632. /*
  633.         enc28j60PhyWrite(PHLCON, 0x0AA2);

  635.         // setup duplex ----------------------

  637.         // Disable receive logic and abort any packets currently being transmitted
  638.         enc28j60WriteOp(ENC28J60_BIT_FIELD_CLR, ECON1, ECON1_TXRTS|ECON1_RXEN);
  639.         
  640.         {
  641.                 u16 temp;
  642.                 // Set the PHY to the proper duplex mode
  643.                 temp = enc28j60PhyRead(PHCON1);
  644.                 temp &= ~PHCON1_PDPXMD;
  645.                 enc28j60PhyWrite(PHCON1, temp);
  646.                 // Set the MAC to the proper duplex mode
  647.                 temp = enc28j60Read(MACON3);
  648.                 temp &= ~MACON3_FULDPX;
  649.                 enc28j60Write(MACON3, temp);
  650.         }

  652.         // Set the back-to-back inter-packet gap time to IEEE specified
  653.         // requirements.  The meaning of the MABBIPG value changes with the duplex
  654.         // state, so it must be updated in this function.
  655.         // In full duplex, 0x15 represents 9.6us; 0x12 is 9.6us in half duplex
  656.         //enc28j60Write(MABBIPG, DuplexState ? 0x15 : 0x12);   
  657.         
  658.         // Reenable receive logic
  659.         enc28j60WriteOp(ENC28J60_BIT_FIELD_SET, ECON1, ECON1_RXEN);

  661.         // setup duplex ----------------------
  662. */
  663. }

  665. void enc28j60PacketSend(unsigned int len1, unsigned char* packet1, unsigned int len2, unsigned char* packet2)
  666. {
  667.         //Errata: Transmit Logic reset
  668.         enc28j60WriteOp(ENC28J60_BIT_FIELD_SET, ECON1, ECON1_TXRST);
  669.         enc28j60WriteOp(ENC28J60_BIT_FIELD_CLR, ECON1, ECON1_TXRST);

  671.         // Set the write pointer to start of transmit buffer area
  672.         enc28j60Write(EWRPTL, TXSTART_INIT&0xff);
  673.         enc28j60Write(EWRPTH, TXSTART_INIT>>8);
  674.         // Set the TXND pointer to correspond to the packet size given
  675.         enc28j60Write(ETXNDL, (TXSTART_INIT+len1+len2));
  676.         enc28j60Write(ETXNDH, (TXSTART_INIT+len1+len2)>>8);

  678.         // write per-packet control byte
  679.         enc28j60WriteOp(ENC28J60_WRITE_BUF_MEM, 0, 0x00);

  681.         // copy the packet into the transmit buffer
  682.         enc28j60WriteBuffer(len1, packet1);
  683.         if(len2>0) enc28j60WriteBuffer(len2, packet2);
  684.         
  685.         // send the contents of the transmit buffer onto the network
  686.         enc28j60WriteOp(ENC28J60_BIT_FIELD_SET, ECON1, ECON1_TXRTS);
  687. }

  689. unsigned int enc28j60PacketReceive(unsigned int maxlen, unsigned char* packet)
  690. {
  691.         u16 rxstat;
  692.         u16 len;

  694.         // check if a packet has been received and buffered
  695. //      if( !(enc28j60Read(EIR) & EIR_PKTIF) )
  696.         if( !enc28j60Read(EPKTCNT) )
  697.                 return 0;
  698.         
  699.         // Make absolutely certain that any previous packet was discarded      
  700.         //if( WasDiscarded == FALSE)
  701.         //      MACDiscardRx();

  703.         // Set the read pointer to the start of the received packet
  704.         enc28j60Write(ERDPTL, (NextPacketPtr));
  705.         enc28j60Write(ERDPTH, (NextPacketPtr)>>8);
  706.         // read the next packet pointer
  707.         NextPacketPtr  = enc28j60ReadOp(ENC28J60_READ_BUF_MEM, 0);
  708.         NextPacketPtr |= enc28j60ReadOp(ENC28J60_READ_BUF_MEM, 0)<<8;
  709.         // read the packet length
  710.         len  = enc28j60ReadOp(ENC28J60_READ_BUF_MEM, 0);
  711.         len |= enc28j60ReadOp(ENC28J60_READ_BUF_MEM, 0)<<8;
  712.         // read the receive status
  713.         rxstat  = enc28j60ReadOp(ENC28J60_READ_BUF_MEM, 0);
  714.         rxstat |= enc28j60ReadOp(ENC28J60_READ_BUF_MEM, 0)<<8;

  716.         // limit retrieve length
  717.         // (we reduce the MAC-reported length by 4 to remove the CRC)
  718.         len = MIN(len, maxlen);

  720.         // copy the packet from the receive buffer
  721.         enc28j60ReadBuffer(len, packet);

  723.         // Move the RX read pointer to the start of the next received packet
  724.         // This frees the memory we just read out
  725.         enc28j60Write(ERXRDPTL, (NextPacketPtr));
  726.         enc28j60Write(ERXRDPTH, (NextPacketPtr)>>8);

  728.         // decrement the packet counter indicate we are done with this packet
  729.         enc28j60WriteOp(ENC28J60_BIT_FIELD_SET, ECON2, ECON2_PKTDEC);

  731.         return len;
  732. }

  734. void enc28j60ReceiveOverflowRecover(void)
  735. {
  736.         // receive buffer overflow handling procedure

  738.         // recovery completed
  739. }

  741. /*
  742. void enc28j60RegDump(void)
  743. {
  744. //      unsigned char macaddr[6];
  745. //      result = ax88796Read(TR);
  746.         
  747. //      rprintf("Media State: ");
  748. //      if(!(result & AUTOD))
  749. //              rprintf("Autonegotiation\r\n");
  750. //      else if(result & RST_B)
  751. //              rprintf("PHY in Reset   \r\n");
  752. //      else if(!(result & RST_10B))
  753. //              rprintf("10BASE-T       \r\n");
  754. //      else if(!(result & RST_TXB))
  755. //              rprintf("100BASE-T      \r\n");
  756.                                 
  757.         rprintf("RevID: 0x%x\r\n", enc28j60Read(EREVID));

  759.         rprintfProgStrM("Cntrl: ECON1 ECON2 ESTAT  EIR  EIE\r\n");
  760.         rprintfProgStrM("         ");
  761.         rprintfu08(enc28j60Read(ECON1));
  762.         rprintfProgStrM("    ");
  763.         rprintfu08(enc28j60Read(ECON2));
  764.         rprintfProgStrM("    ");
  765.         rprintfu08(enc28j60Read(ESTAT));
  766.         rprintfProgStrM("    ");
  767.         rprintfu08(enc28j60Read(EIR));
  768.         rprintfProgStrM("   ");
  769.         rprintfu08(enc28j60Read(EIE));
  770.         rprintfCRLF();

  772.         rprintfProgStrM("MAC  : MACON1  MACON2  MACON3  MACON4  MAC-Address\r\n");
  773.         rprintfProgStrM("        0x");
  774.         rprintfu08(enc28j60Read(MACON1));
  775.         rprintfProgStrM("    0x");
  776.         rprintfu08(enc28j60Read(MACON2));
  777.         rprintfProgStrM("    0x");
  778.         rprintfu08(enc28j60Read(MACON3));
  779.         rprintfProgStrM("    0x");
  780.         rprintfu08(enc28j60Read(MACON4));
  781.         rprintfProgStrM("   ");
  782.         rprintfu08(enc28j60Read(MAADR5));
  783.         rprintfu08(enc28j60Read(MAADR4));
  784.         rprintfu08(enc28j60Read(MAADR3));
  785.         rprintfu08(enc28j60Read(MAADR2));
  786.         rprintfu08(enc28j60Read(MAADR1));
  787.         rprintfu08(enc28j60Read(MAADR0));
  788.         rprintfCRLF();

  790.         rprintfProgStrM("Rx   : ERXST  ERXND  ERXWRPT ERXRDPT ERXFCON EPKTCNT MAMXFL\r\n");
  791.         rprintfProgStrM("       0x");
  792.         rprintfu08(enc28j60Read(ERXSTH));
  793.         rprintfu08(enc28j60Read(ERXSTL));
  794.         rprintfProgStrM(" 0x");
  795.         rprintfu08(enc28j60Read(ERXNDH));
  796.         rprintfu08(enc28j60Read(ERXNDL));
  797.         rprintfProgStrM("  0x");
  798.         rprintfu08(enc28j60Read(ERXWRPTH));
  799.         rprintfu08(enc28j60Read(ERXWRPTL));
  800.         rprintfProgStrM("  0x");
  801.         rprintfu08(enc28j60Read(ERXRDPTH));
  802.         rprintfu08(enc28j60Read(ERXRDPTL));
  803.         rprintfProgStrM("   0x");
  804.         rprintfu08(enc28j60Read(ERXFCON));
  805.         rprintfProgStrM("    0x");
  806.         rprintfu08(enc28j60Read(EPKTCNT));
  807.         rprintfProgStrM("  0x");
  808.         rprintfu08(enc28j60Read(MAMXFLH));
  809.         rprintfu08(enc28j60Read(MAMXFLL));
  810.         rprintfCRLF();

  812.         rprintfProgStrM("Tx   : ETXST  ETXND  MACLCON1 MACLCON2 MAPHSUP\r\n");
  813.         rprintfProgStrM("       0x");
  814.         rprintfu08(enc28j60Read(ETXSTH));
  815.         rprintfu08(enc28j60Read(ETXSTL));
  816.         rprintfProgStrM(" 0x");
  817.         rprintfu08(enc28j60Read(ETXNDH));
  818.         rprintfu08(enc28j60Read(ETXNDL));
  819.         rprintfProgStrM("   0x");
  820.         rprintfu08(enc28j60Read(MACLCON1));
  821.         rprintfProgStrM("     0x");
  822.         rprintfu08(enc28j60Read(MACLCON2));
  823.         rprintfProgStrM("     0x");
  824.         rprintfu08(enc28j60Read(MAPHSUP));
  825.         rprintfCRLF();

  827.         _delay_ms(25);
  828. }
  829. */
  830. /*! \file enc28j60conf.h \brief Microchip ENC28J60 Ethernet Interface Driver Configuration. */
  831. //*****************************************************************************
  832. //
  833. // File Name    : 'enc28j60conf.h'
  834. // Title                : Microchip ENC28J60 Ethernet Interface Driver Configuration
  835. // Author               : Pascal Stang
  836. // Created              : 10/5/2004
  837. // Revised              : 8/22/2005
  838. // Version              : 0.1
  839. // Target MCU   : Atmel AVR series
  840. // Editor Tabs  : 4
  841. //
  842. // Description  : This driver provides initialization and transmit/receive
  843. //              functions for the ENC28J60 10Mb Ethernet Controller and PHY.
  844. //
  845. // This code is distributed under the GNU Public License
  846. //              which can be found at http://www.gnu.org/licenses/gpl.txt
  847. //
  848. //*****************************************************************************


  851. /* USERS NOTE:
  852. * Do not enter your hardware specific configurations here. Copy the settings
  853. * below and define them in your baord specific directory. Remember to also
  854. * define ENC28J60CONF_H so that these settings will not overwrite yours.
  855. * By modifying this in your board specific directory, you should be able to
  856. * update/upgrade your avr-uip distribution without having to modify updated
  857. * files.
  858. *
  859. *
  860. * DEVELOPERS NOTE:
  861. * Settings entered should be something rather common, and not update too often.
  862. */


  865. #ifndef ENC28J60CONF_H
  866. #define ENC28J60CONF_H

  868. // ENC28J60 SPI port
  869. #define ENC28J60_SPI_PORT               PORTB
  870. #define ENC28J60_SPI_DDR                DDRB
  871. #define ENC28J60_SPI_SCK                PB5
  872. #define ENC28J60_SPI_MOSI               PB3
  873. #define ENC28J60_SPI_MISO               PB4
  874. #define ENC28J60_SPI_SS                 PB2
  875. // ENC28J60 control port
  876. #define ENC28J60_CONTROL_PORT   PORTB
  877. #define ENC28J60_CONTROL_DDR    DDRB
  878. #define ENC28J60_CONTROL_CS             PB2

  880. // MAC address for this interface
  881. #ifdef ETHADDR0
  882. #define ENC28J60_MAC0 ETHADDR0
  883. #define ENC28J60_MAC1 ETHADDR1
  884. #define ENC28J60_MAC2 ETHADDR2
  885. #define ENC28J60_MAC3 ETHADDR3
  886. #define ENC28J60_MAC4 ETHADDR4
  887. #define ENC28J60_MAC5 ETHADDR5
  888. #else
  889. #define ENC28J60_MAC0 '0'
  890. #define ENC28J60_MAC1 'F'
  891. #define ENC28J60_MAC2 'F'
  892. #define ENC28J60_MAC3 'I'
  893. #define ENC28J60_MAC4 'C'
  894. #define ENC28J60_MAC5 'E'
  895. #endif

  897. #endif
  898. /*! \file enc28j60conf.h \brief Microchip ENC28J60 Ethernet Interface Driver Configuration. */
  899. //*****************************************************************************
  900. //
  901. // File Name    : 'enc28j60conf.h'
  902. // Title                : Microchip ENC28J60 Ethernet Interface Driver Configuration
  903. // Author               : Pascal Stang
  904. // Created              : 10/5/2004
  905. // Revised              : 8/22/2005
  906. // Version              : 0.1
  907. // Target MCU   : Atmel AVR series
  908. // Editor Tabs  : 4
  909. //
  910. // Description  : This driver provides initialization and transmit/receive
  911. //              functions for the ENC28J60 10Mb Ethernet Controller and PHY.
  912. //
  913. // This code is distributed under the GNU Public License
  914. //              which can be found at http://www.gnu.org/licenses/gpl.txt
  915. //
  916. //*****************************************************************************


  919. /* USERS NOTE:
  920. * Do not enter your hardware specific configurations here. Copy the settings
  921. * below and define them in your baord specific directory. Remember to also
  922. * define ENC28J60CONF_H so that these settings will not overwrite yours.
  923. * By modifying this in your board specific directory, you should be able to
  924. * update/upgrade your avr-uip distribution without having to modify updated
  925. * files.
  926. *
  927. *
  928. * DEVELOPERS NOTE:
  929. * Settings entered should be something rather common, and not update too often.
  930. */


  933. #ifndef ENC28J60CONF_H
  934. #define ENC28J60CONF_H

  936. // ENC28J60 SPI port
  937. #define ENC28J60_SPI_PORT               PORTB
  938. #define ENC28J60_SPI_DDR                DDRB
  939. #define ENC28J60_SPI_SCK                PB5
  940. #define ENC28J60_SPI_MOSI               PB3
  941. #define ENC28J60_SPI_MISO               PB4
  942. #define ENC28J60_SPI_SS                 PB2
  943. // ENC28J60 control port
  944. #define ENC28J60_CONTROL_PORT   PORTB
  945. #define ENC28J60_CONTROL_DDR    DDRB
  946. #define ENC28J60_CONTROL_CS             PB2

  948. // MAC address for this interface
  949. #ifdef ETHADDR0
  950. #define ENC28J60_MAC0 ETHADDR0
  951. #define ENC28J60_MAC1 ETHADDR1
  952. #define ENC28J60_MAC2 ETHADDR2
  953. #define ENC28J60_MAC3 ETHADDR3
  954. #define ENC28J60_MAC4 ETHADDR4
  955. #define ENC28J60_MAC5 ETHADDR5
  956. #else
  957. #define ENC28J60_MAC0 '0'
  958. #define ENC28J60_MAC1 'F'
  959. #define ENC28J60_MAC2 'F'
  960. #define ENC28J60_MAC3 'I'
  961. #define ENC28J60_MAC4 'C'
  962. #define ENC28J60_MAC5 'E'
  963. #endif

  965. #endif
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沙发
ID:72399 发表于 2016-3-9 13:52 | 只看该作者
楼主做出来没有，我也弄一个

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