JD642　CPLD部分设计

ID:114320 · 发表于 2016-5-10 04:21

　　选用Altera的CPLD EPM3064ATC100。内部64个宏单元,1250可用逻辑门，最大可用IO数为66pin，应用GCLK最高频率为222.2MH。系统使用到的对应管脚信号及功能见下表：

CPLD管脚分配及功能说明

信号名称	IO类型	功能及逻辑描述	备注
空间选择：
CE[0..3]	I	DSP外部空间片选信号。	SDRAM为CE0选通，其它为CE1选通 CE2配合EA[20..22]对FLASH页高地址控制 CE3预留扩展用，可实现对更大容量FLASH的兼容。
EA[19..22]	I	DSP外部存储器地址高4bit。	EA22用于区分FLASH和串口，并且配合CE2和EA6选择FLASH其它存储空间，以及控制报警音频选择，控制报警开关量输出及备用扩展输出。
EA6	I	串口A、B选择	为0选择A口，为1选择B口
SDWE#	I	EMIF写允许	透传得到EWE#信号
SDCAS#	I	EMIF读允许	与SDRAS#或逻辑生成WRE#信号
SDRAS#	I	EMIF输出允许	与SDCAS#或逻辑生成WRE#信号
TDOE#	O	低8bit数据位通道开关	由DSP CE1透传得到，CE1无效时关断
FLASHA[19..22]	O	FLASH地址高4bit	DSP只能寻址1M，其中FLASH与串口各占512k。FLASH最高地址由CPLD配合CE2的高地址写操作选择。
CSFLASH#	O	FLASH片选信号	由DSP的CE1和EA22选择
CSSA#、CSSB#	O	串口A、B选择	由DSP的CE1和EA22、EA6选择
ERE#	O	外部存储器读允许信号	由DSP的SDCAS/ARE和SDRAS/AOE逻辑得到
EWE#	O	外部存储器写允许信号	由DSP的SDWE/AWE透传得到
看门狗及复位
RST_SYS#	I	看门狗芯片复位输出信号	用于参与逻辑生成各芯片复位信号
WDI	O	清看门狗计数器信号	由DSP写0x900c xxxx操作或GPIO取反产生清狗信号
PFO#	I	电源电压过低报警	5V供电电压低于4V时出现低电平。参与逻辑生成各芯片复位信号
REST_DSP#	O	DSP复位信号	DSP复位时间可以单独调整
REST	O	高电平复位信号输出	16C2550高电平复位
REST#	O	低电平复位信号输出	其它芯片复位信号
中断处理
INTA	I	串口芯片中断信号	高电平有效
INTB	I	串口芯片中断信号	高电平有效
GPIO4(INTS0#)	O	串口中断0	发送给DSP，INTA取反得到,接DSP的GPIO4
GPIO5(INTS1#)	O	串口中断1	发送给DSP，INTB取反得到，接DSP的GPIO5
其它信号
CLK50M	I	50M时钟输入	有源晶振一驱二，一路到DSP，一路到CPLD GCLK1输入端
CLK25LXT	O	网口芯片25M时钟	提供给LXT971(T触发器)
CLK25PLL	O	PLL25M时钟	由ICS512生成133M时钟
FLASHWP#	O	FLASH写保护	输出低电平时禁止写FLASH，用于程序代码保护
LED[1..0]	O	LED指示灯	调试或维护使用，由DSP的GPIO[7..6]透传得到(LED0为心跳显示)
GPIO6、GPIO7	I	DSP通用IO	用于控制LED并清看门狗
GPIO[9…12]	I	DSP通用IO	GPIO9控制485收发，其余备用
ALM_Q	O	报警开关量控制	输出到连接板的开关量(OC门)。最大上拉电平为9V，灌电流为500mA
ALM_S	O	报警音频输出	输出控制蜂鸣器
RESV	O	预留扩展输出	同ALM_Q
RT485	O	485收发模式选择	由GPIO9透传得到

　　系统共计使用23个输入脚，25个输出脚。报警声调部分可能需要宏单元比较多，时钟源为50M时钟。可能需要20-30个宏单元，其他部分需要宏单元较少，总共应不超过55个宏单元。选择EPM3064能满足设计需求。

　　元件数据手册里没有芯片管脚名称，需到altera下载封装及引脚信息。

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