选用Altera的CPLD EPM3064ATC100。内部64个宏单元,1250可用逻辑门,最大可用IO数为66pin,应用GCLK最高频率为222.2MH。系统使用到的对应管脚信号及功能见下表: CPLD管脚分配及功能说明
信号名称 | | | | | | | | SDRAM为CE0选通,其它为CE1选通 CE2配合EA[20..22]对FLASH页高地址控制 CE3预留扩展用,可实现对更大容量FLASH的兼容。 | | | | EA22用于区分FLASH和串口,并且配合CE2和EA6选择FLASH其它存储空间,以及控制报警音频选择,控制报警开关量输出及备用扩展输出。 | | | | | | | | | | | | | | | | | | | | | | | | DSP只能寻址1M,其中FLASH与串口各占512k。FLASH最高地址由CPLD配合CE2的高地址写操作选择。 | | | | | | | | | | | | 由DSP的SDCAS/ARE和SDRAS/AOE逻辑得到 | | | | | | | | | | | | | 由DSP写0x900c xxxx操作或GPIO取反产生清狗信号 | | | | 5V供电电压低于4V时出现低电平。参与逻辑生成各芯片复位信号 | | | | | | | | | | | | | | | | | | | | | | | | | 发送给DSP,INTA取反得到,接DSP的GPIO4 | | | | 发送给DSP,INTB取反得到,接DSP的GPIO5 | | | | | 有源晶振一驱二,一路到DSP,一路到CPLD GCLK1输入端 | | | | | | | | | | | | | | | | 调试或维护使用,由DSP的GPIO[7..6]透传得到(LED0为心跳显示) | | | | | | | | | | | | 输出到连接板的开关量(OC门)。最大上拉电平为9V,灌电流为500mA | | | | | | | | | | | | |
系统共计使用23个输入脚,25个输出脚。报警声调部分可能需要宏单元比较多,时钟源为50M时钟。可能需要20-30个宏单元,其他部分需要宏单元较少,总共应不超过55个宏单元。选择EPM3064能满足设计需求。 元件数据手册里没有芯片管脚名称,需到altera下载封装及引脚信息。
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