JD642时钟设计

ID:114320 · 发表于 2016-5-10 04:22

　　因为时钟为高易失效元件，所以对系统能造成致命影响的晶体或晶振用的越少越好，合理的时钟优化可以很大的提高系统的可靠性。
　　整个系统时钟需求如下：
　　1)50M晶振为DSP提供系统时钟，同时为CPLD提供主时钟。CPLD由此50M时钟源产生两路25M时钟分别送到ICS512(为DSP提供EMIF所需的133M时钟)和网络接口芯片LXT971。
　　2)串口扩展芯片16C2550使用11.0592M晶体。
　　3)视频输入芯片TVP5150使用14.31818M晶体。
　　4)视频输出芯片SAA7105使用27M基频晶体。

　　因为CPLD距DSP较远，50M时钟走线较长，经仿真使用50欧终端并联匹配，匹配电阻靠近DSP时钟管脚（时钟线远端）输入端，50M时钟线使用10mil宽度，P片厚度为8mil（阻抗接近50欧）。（因为远端信号会比近端好，而DSP对时钟占空比要求相对CPLD要高，所以把DSP放在远端，CPLD紧靠近时钟－－50M晶振在CPLD下方。因为DSP时钟和CPLD时钟相位没有要求，所以布线可以长一些，有终端匹配的话信号会没有问题的。）

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