一、绘制原理图和PCB图的过程中常遇到的一些问题
(请结合上机验证以加深体会)
1、放置元件时,光标在图纸中心,元件却在图纸外,试分析可能的原因。
答:这是由于创建元件库时,没有在元件库图纸中心创建元件。这样,放置元件时,光标所在处是元件库图纸的中心,而元件却距离此中心非常远。编辑库文件时,元件应该放在原点附近,尽量把元件的第一个管脚放在原点。
2、负电平输入有效的引脚外观如何设置?
答:在设置元件属性栏中的DOT项前打勾选中即可。
3、集成芯片管脚名或网络标号的字母上方经常要画横线,如 、 D等,如何实现?
答:在原理图或元件库的编辑中,遇到需要在网络标号或管脚名等字符上方画横线时,只要在输入这些名字的每个字母后面再补充输入一个“\”符号,Protel即可自动把“\” 转化为前一字母的上画线。
4、为什么导线明明和管脚相连,ERC却报告说缺少连线?
答:可能的原因有:
(1)该问题可能是由于栅格(Grids)选项设置不当引起。如果捕捉栅格精度(Snap)取得太高,而可视栅格(Visible)取得较大,可能导致绘制导线(wire)时,在导线端点与管脚间留下难以察觉的间隙。例如:当Snap取为1,Visible取为10,就容易产生这种问题;
(2)另外在编辑库元件、放置元件管脚时,如果把捕捉栅格精度取得太高,同样也会使得该元件在使用中出现此类似问题。所以,进行库编辑时最好取与原理图编辑相同的栅格精度。
5、ERC报告管脚没有接入信号,试分析可能的原因。
答:可能的原因有:
a、创建封装时给管脚定义了I/O属性;
b、创建元件或放置元件时修改了不一致的grid属性,管脚与线没有连上;
c、创建元件时,管脚方向反向,使得原理图中是“pin name”端与导线相连。
6、网络载入时报告NODE没有找到,试分析可能的原因。
答:可能的原因有:
a、原理图中的元件使用了pcb库中没有的封装;
b、原理图中的元件使用了pcb库中名称不一致的封装;
c、原理图中的元件使用了pcb库中pin number不一致的封装。如三极管:sch中pin number为e,b,c而pcb中为1,2,3;
d、原理图元件引角数量多余该元件封装引角时,会引起NODE没有找到。
7、创建的工程文件网络表只能部分调入pcb
答:生成netlist时没有选择为global。
8、当使用自己创建的多部分组成的元件时,千万不要使用annotate.
9、打印时总是不能打印到一页纸上:
a. 创建pcb库时没有在原点;
b. 多次移动和旋转了元件,pcb板界外有隐藏的字符。选择显示所有隐藏的字符, 缩小pcb, 然后移动字符到边界内。
10、DRC报告网络被分成几个部分:
表示这个网络