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开源自己做的CPLD+SRAM液晶驱动verilog代码

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jianfengxixi

发布时间: 2019-6-9 15:59

正文摘要:

断断续续地学了verilog HDL和FPGA一段时间，一直没有完整的做一个东西，看到论坛上有做TFT控制器的，于是就仿制了一个. verilog程序大部分是自己写的，一些部分如异步写入，HSync,VSync时序产生部分参考了"dzng11 ...

ID:97678 发表于 2022-9-14 12:16

楼主，能够分享一下原理图和PCB吗？

ID:97678 发表于 2022-9-14 12:13

好东西！值得收藏

ID:434018 发表于 2022-7-17 10:19

看看!
写的不错!

ID:575109 发表于 2020-10-5 21:58

刚学一个月，感觉这代码问题挺多，时序逻辑语句块中间使用了阻塞赋值，这样不对吧？！另外这些块内部描述的语句过多，估计很难综合出正确的结果

ID:83553 发表于 2020-9-4 08:27

板子有买的吗？

ID:77220 发表于 2020-8-17 05:10

thanks very good

ID:242064 发表于 2020-6-11 23:42

是拼接

ID:242064 发表于 2020-5-29 23:43

ExOutM = (ExRs)?ExBusOut_Q:({15'd0,WrEn_Q});

ID:242064 发表于 2020-5-29 23:33

是什么意思？

ID:242064 发表于 2020-5-29 23:31

ExOutM = (ExRs)?ExBusOut_Q:({15'd0,WrEn_Q}

ID:242064 发表于 2020-5-28 11:50

我也想买一个？板子有买的吗？

ID:726712 发表于 2020-4-11 08:24

写的不错，谢谢楼主开源

ID:483587 发表于 2020-1-2 17:01

这个板子有的卖吗？想买一个看看，找了很久才发现

ID:97678 发表于 2019-12-8 14:08

这个板子有的卖吗？想买一个看看，找了很久才发现

ID:265614 发表于 2019-10-23 14:42

这个板子哪里有卖

ID:265614 发表于 2019-10-10 15:05

SramAddr[12:4] = YRegValue_Q[8:0];
            SramAddr[3:0] = XRegValue_Q[8:5];
            RamAddrBus_Q[4:0] <= XRegValue_Q[4:0];
            RamAddrBus_Q[17] <= SysCmdValue_Q[7];
版主能解释一下这段代码吗

ID:199411 发表于 2019-9-6 13:51

正好需要，放谢分享

ID:199411 发表于 2019-9-6 11:47

谢谢分享

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