FPGA三人抢答器设计 Verilog源程序

正文摘要:

1.设计一个十秒的倒计时计时器用于选手看题准备并且设计一个60秒的倒计时用于答题。2.设计电路实现三人抢答。3.实现用LCD1602显示当前比赛进行的状态。各个状态如下：（1）抢答前显示开始抢答和该问题为第几个问题（ ...