基于FPGA的抢答器包含源码、演示、文档

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发布时间: 2020-1-2 21:03

设计要求：根据所学知识和试验板的资源，使用Verilog HDL语言设计一个四路抢答器。抢答器可供四组抢答，且有鉴别第一信号和锁存功能，主持人按下复位键后开始抢答，并在数码管显示10秒的倒计时，当有人抢答时，数码 ...

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