基于MIG _IP核的DDR3读写模型自行搭建仿真平台

ID:313887 · 发表于 2025-3-18 11:22

首先在ViVado中调用MIG_IP核可以参考：DDR3 控制器 MIG IP 详解完整版（native&Vivado&Verilog）_mig ip核-CSDN博客
在调用完成后，需要点击open IP example design...
在该文件夹下将ddr3_model.v和ddr3_model_parameter.vh,拷贝到DDR3的sim仿真文件夹下，并添加到ViVado中
编写调试代码，注意，由于本工程使用了位宽深度为32的DDR,而Xilinx官方自带的模型只有16位，因此在仿真文件中需要例化2个DDR3_model ,仿真代码可参考第三步骤下同文件夹内的sim_tb_top.v文件中 “// Memory Models instantiations”该区域之下的代码。
DDR3的读写测试效果可参考：Xilinx MIG核读写DDR3内存，连续读写内存的正确方法（时序）及代码_xilinx的mig核设置的串化比是4:1-CSDN博客

需要强调的是，在读的过程中，需要首先在app_rdy为高的时候，就开始往DDR3的地址里写数据，需要等很久，app_rd_data_valid才会拉高,该信号拉高才能出现数据

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