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关于Verilog 累加器的编写

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楼主
ID:986885 发表于 2023-11-8 23:21 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
本次设计的是8位的累加器，使用8位寄存器和8位全加器进行设计。（毕竟刚开始学，希望大家见谅）寄存器和全加器的模块和累加器的模块编写已经编写完了。接下来是写测试代码，但是测试代码却直接卡住了（脑子失忆不知道该咋写）
自己写了一个但是呢，并不能实现累加的效果。

7886bd310a61486d4e2f4a5e8236a91.png (12.31 KB, 下载次数: 63)

8位寄存器的模块

8位寄存器的模块

b8097fc92b9956e23813c2f6b391778.png (39.62 KB, 下载次数: 71)

测试代码

测试代码

cf748ef7b900343ae42f8b5c0b6ebb2.png (12.75 KB, 下载次数: 62)

8位全加器的模块

8位全加器的模块

fd40b5d962ab4b0a7df48976dc776f9.png (25.56 KB, 下载次数: 64)

8位累加器的模块

8位累加器的模块
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沙发
ID:986885 发表于 2023-11-8 23:23 | 只看该作者
主要是按道理来说我给他ACCa进行赋值，在产生上升沿的过程中应该是会存储到寄存器中的，然后寄存器的输出在返回到全加器的b口，然后在进行全加器的运算从而形成累加，但不知为何波形是没有的

7941d42bcd7113ea51fcb2d9f626df9.png (46.41 KB, 下载次数: 59)

测试结果

测试结果
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板凳
ID:57657 发表于 2023-11-9 08:41 | 只看该作者
编译后使用实物测试。
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