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VHDL语言编写8位乘法器程序

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楼主
ID:255413 发表于 2017-11-29 21:26 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
基于booth算法的有符号数乘法VHDL源代码，这是8位二进制乘法的，关于十进制转2进制的程序很简单，可以自己设置下，乘法器部分如下：library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; ---- Uncomment the following library declaration if instantiating ---- any Xilinx primitives in this code. --library UNISIM; --use UNISIM.VComponents.all; entity mp is Port ( ai,bi : in std_logic_vector(7 downto 0);        done  : out std_logic;        clk   : in std_logic;       op    : out std_logic_vector(7 downto 0)); end mp; architecture Behavioral of mp is begin    process(ai,bi,clk)        variable a,b,m : std_logic_vector( 7 downto 0);        variable cp: std_logic_vector( 1 downto 0);        variable t: std_logic ;        variable counter: integer;        begin           if clk'event and clk='1' then            counter:=0;             t:='0';             a:=ai;             b:=bi;             m:="00000000";             cp:=b(0)&'0';             done<='0'; --是否完成计算            while counter<8 loop                  case cp is                  when "10"=> m:=m-a;                  when "01"=> m:=m+a;                  when others=>m:=m;             end case;             t:=b(0);             b:=m(0)&b(7 downto 1);            m:=m(7)&m(7 downto 1);             cp:=b(0)&t;             counter:=counter+1;             end loop;          op<= m&b;          done<='1';        end if;    end process; end Behavioral; 然后下面这个是加法器树乘法器的源代码，也是8位2进制乘法源码，如果这两种方法还不够就MMM我好了library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity ywxj_multipier isport(clk: in std_logic;       a: in std_logic_vector(7 downto 0);--乘数       b: in std_logic_vector(7 downto 0);--被乘数       y: out std_logic_vector(15 downto 0));--输出end ywxj_multipier;architecture rtl of ywxj_multipier isbeginp1: process(clk)    variable n0,n1,n2,n3,n4,n5,n6,n7: std_logic_vector(15 downto 0);    variable m: std_logic_vector(7 downto 0);    begin    m:="00000000";      if clk'event and clk='1' then         if a(0)<='0' then         n0:="0000000000000000";         else         n0:=m&b;         end if;         if a(1)<='0' then         n1:="0000000000000000";         else         n1:=m(7 downto 1)&b&m(0);         end if;         if a(2)<='0' then         n2:="0000000000000000";         else         n2:=m(7 downto 2)&b&m(1 downto 0);         end if;         if a(3)<='0' then         n3:="0000000000000000";         else         n3:=m(7 downto 3)&b&m(2 downto 0);         end if;         if a(4)<='0' then         n4:="0000000000000000";         else         n4:=m(7 downto 4)&b&m(3 downto 0);         end if;         if a(5)<='0' then         n5:="0000000000000000";         else         n5:=m(7 downto 5)&b&m(4 downto 0);         end if;         if a(6)<='0' then         n6:="0000000000000000";         else         n6:=m(7 downto 6)&b&m(5 downto 0);         end if;         if a(7)<='0' then         n7:="0000000000000000";         else         n7:=m(7)&b&m(6 downto 0);         end if;         y<=n0+n1+n2+n3+n4+n5+n6+n7;   end if; end process p1;end rtl;

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沙发
ID:1 发表于 2017-12-6 11:44 | 只看该作者
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八位乘法器VHDL语言实现。使用的工具的ISE7.1.rar (2.18 KB, 下载次数: 15)

  1. library IEEE;
  2. use IEEE.STD_LOGIC_1164.ALL;
  3. use IEEE.STD_LOGIC_ARITH.ALL;
  4. use IEEE.STD_LOGIC_UNSIGNED.ALL;
  5. --use work.module_line_one.all;
  6. --use work.module_column_eight.all;
  7. --use work.module_line_mid.all;
  8. --use work.module_line_last.all;
  9. use work.my_component.all;
  10. --  Uncomment the following lines to use the declarations that are
  11. --  provided for instantiating Xilinx primitive components.
  12. --  library UNISIM;
  13. --  use UNISIM.VComponents.all;

  15. entity MulPar is
  16. port(A:in  std_logic_vector(7 downto 0); --input 8 bits multiplier
  17.      B:in  std_logic_vector(7 downto 0); --input 8 bits multiplicand
  18.         P:out std_logic_vector(15 downto 0);--output 16 bits result
  19.         CLK:in std_logic);                                 --input clock signal
  20. end MulPar;

  22. architecture Behavioral of MulPar is
  23. --step two :componet define

  25.     signal a_in:std_logic_vector(7 downto 0);  --A  input get through D trigger
  26.     signal b_in:std_logic_vector(7 downto 0);  --B  input get through D trigger
  27.     signal p_in:std_logic_vector(15 downto 0);  --P output get through D trigger
  28.     signal c0:std_logic_vector(6 downto 0);    --carry  of line 0
  29.     signal o0:std_logic_vector(7 downto 1);    --result of line 0
  30.     signal c1:std_logic_vector(6 downto 0);    --carry  of line 1
  31.     signal o1:std_logic_vector(7 downto 1);    --result of line 1
  32.     signal c2:std_logic_vector(6 downto 0);    --carry  of line 2
  33.     signal o2:std_logic_vector(7 downto 1);    --result of line 2
  34.     signal c3:std_logic_vector(6 downto 0);    --carry  of line 3
  35.     signal o3:std_logic_vector(7 downto 1);    --result of line 3
  36.     signal c4:std_logic_vector(6 downto 0);    --carry  of line 4
  37.     signal o4:std_logic_vector(7 downto 1);    --result of line 4
  38.     signal c5:std_logic_vector(6 downto 0);    --carry  of line 5
  39.     signal o5:std_logic_vector(7 downto 1);    --result of line 5
  40.     signal c6:std_logic_vector(6 downto 0);    --carry  of line 6
  41.     signal o6:std_logic_vector(7 downto 1);    --result of line 6
  42.     signal c7:std_logic_vector(6 downto 0);    --carry  of line 7
  43.     signal o7:std_logic_vector(7 downto 1);    --result of line 7
  44.     signal c8:std_logic_vector(6 downto 0);    --carry  of line 8
  45. --------------------------------------------------------------------------------

  47. -------------------------------------------------------------------------------------------
  48. begin
  49. ---------------------------------------------------------------------------------
  50. --step one :tigger event input and output
  51. --input A
  52. D_EVENT_1: process(CLK)        is
  53. begin
  54.         if( CLK'event and CLK = '1') then             --up edge event and then input A
  55.             a_in <= A;
  56.         end if;
  57. end process D_EVENT_1;

  59. --input B
  60. D_EVENT_2: process(CLK)        is
  61. begin
  62.         if( CLK'event and CLK = '1') then             --up edge event and then input B
  63.             b_in <= B;--input
  64.         end if;
  65. end process D_EVENT_2;

  67. --output P
  68. D_EVENT_3: process(CLK)  is
  69. begin
  70.      if( CLK'event and CLK = '1') then                --up edge event and then output P
  71.             P <=p_in;
  72.         end if;
  73. end process D_EVENT_3;
  74. ------------------------------------------------------------------------------------------
  75. --step three: operate and get result
  76. --OPERATE_ROW_ZERO
  77. OPERATE_ROW_ZERO: process (b_in(0),b_in(1),b_in(2),b_in(3),b_in(4),b_in(5),b_in(6),b_in(7),
  78.                           a_in(0)) is
  79. begin   
  80.     U00:COMPONENT module_line_one PORT MAP(a_in(0),b_in(0),c0(0),p_in(0)); --MODULE ROW 0 COLUMN 0
  81.     u01:COMPONENT module_line_one port map(a_in(0),b_in(1),c0(1),o0(1));   --MODULE ROW 0 COLUMN 1   
  82.     u02:COMPONENT module_line_one port map(a_in(0),b_in(2),c0(2),o0(2));   --MODULE ROW 0 COLUMN 2  
  83.     u03:COMPONENT module_line_one port map(a_in(0),b_in(3),c0(3),o0(3));   --MODULE ROW 0 COLUMN 3   
  84.     u04:COMPONENT module_line_one port map(a_in(0),b_in(4),c0(4),o0(4));   --MODULE ROW 0 COLUMN 4
  85.     u05:COMPONENT module_line_one port map(a_in(0),b_in(5),c0(5),o0(5));   --MODULE ROW 0 COLUMN 5   
  86.     u06:COMPONENT module_line_one port map(a_in(0),b_in(6),c0(6),o0(6));   --MODULE ROW 0 COLUMN 6
  87.     u07:COMPONENT MODULE_COLUMN_EIGHT port map(a_in(0),b_in(7),o0(7));           --MODULE ROW 0 COLUMN 7
  88. end process OPERATE_ROW_ZERO;
  89. --OPERATE_ROW_ONE
  90. OPERATE_ROW_ONE: process (b_in(0),b_in(1),b_in(2),b_in(3),b_in(4),b_in(5),b_in(6),b_in(7),
  91.                           a_in(1),
  92.                                          c0(0),c0(1),c0(2),c0(3),c0(4),c0(5),c0(6),
  93.                                          o0(1),o0(2),o0(3),o0(4),o0(5),o0(6),o0(7)) is
  94. begin   
  95.     MODULE_LINE_MID(a_in(1),b_in(0),c0(0),o0(1),c1(0),p_in(1)); --MODULE ROW 1 COLUMN 0
  96.     MODULE_LINE_MID(a_in(1),b_in(1),c0(1),o0(2),c1(1),o1(1));   --MODULE ROW 1 COLUMN 1
  97.     MODULE_LINE_MID(a_in(1),b_in(2),c0(2),o0(3),c1(2),o1(2));   --MODULE ROW 1 COLUMN 2
  98.     MODULE_LINE_MID(a_in(1),b_in(3),c0(3),o0(4),c1(3),o1(3));   --MODULE ROW 1 COLUMN 3
  99.     MODULE_LINE_MID(a_in(1),b_in(4),c0(4),o0(5),c1(4),o1(4));   --MODULE ROW 1 COLUMN 4
  100.     MODULE_LINE_MID(a_in(1),b_in(5),c0(5),o0(6),c1(5),o1(5));   --MODULE ROW 1 COLUMN 5
  101.     MODULE_LINE_MID(a_in(1),b_in(6),c0(6),o0(7),c1(6),o1(6));   --MODULE ROW 1 COLUMN 6
  102.     MODULE_COLUMN_EIGHT(a_in(1),b_in(7),o1(7));                 --MODULE ROW 1 COLUMN 7
  103. end process OPERATE_ROW_ONE;   
  104. --OPERATE_ROW_TWO
  105. OPERATE_ROW_TWO: process (b_in(0),b_in(1),b_in(2),b_in(3),b_in(4),b_in(5),b_in(6),b_in(7),
  106.                           a_in(2),
  107.                                          c1(0),c1(1),c1(2),c1(3),c1(4),c1(5),c1(6),
  108.                                          o1(1),o1(2),o1(3),o1(4),o1(5),o1(6),o1(7)) is
  109. begin   
  110.     MODULE_LINE_MID(a_in(2),b_in(0),c1(0),o1(1),c2(0),p_in(2)); --MODULE ROW 2 COLUMN 0
  111.     MODULE_LINE_MID(a_in(2),b_in(1),c1(1),o1(2),c2(1),o2(1));   --MODULE ROW 2 COLUMN 1
  112.     MODULE_LINE_MID(a_in(2),b_in(2),c1(2),o1(3),c2(2),o2(2));   --MODULE ROW 2 COLUMN 2
  113.     MODULE_LINE_MID(a_in(2),b_in(3),c1(3),o1(4),c2(3),o2(3));   --MODULE ROW 2 COLUMN 3
  114.     MODULE_LINE_MID(a_in(2),b_in(4),c1(4),o1(5),c2(4),o2(4));   --MODULE ROW 2 COLUMN 4
  115.     MODULE_LINE_MID(a_in(2),b_in(5),c1(5),o1(6),c2(5),o2(5));   --MODULE ROW 2 COLUMN 5
  116.     MODULE_LINE_MID(a_in(2),b_in(6),c1(6),o1(7),c2(6),o2(6));   --MODULE ROW 2 COLUMN 6
  117.     MODULE_COLUMN_EIGHT(a_in(2),b_in(7),o2(7));                 --MODULE ROW 2 COLUMN 7
  118. end process OPERATE_ROW_TWO;  
  119. --OPERATE_ROW_THREE
  120. OPERATE_ROW_THREE: process (b_in(0),b_in(1),b_in(2),b_in(3),b_in(4),b_in(5),b_in(6),b_in(7),
  121.                           a_in(3),
  122.                                          c2(0),c2(1),c2(2),c2(3),c2(4),c2(5),c2(6),
  123.                                          o2(1),o2(2),o2(3),o2(4),o2(5),o2(6),o2(7)) is
  124. begin   
  125.     MODULE_LINE_MID(a_in(3),b_in(0),c2(0),o2(1),c3(0),p_in(3)); --MODULE ROW 3 COLUMN 0
  126.     MODULE_LINE_MID(a_in(3),b_in(1),c2(1),o2(2),c3(1),o3(1));   --MODULE ROW 3 COLUMN 1
  127.     MODULE_LINE_MID(a_in(3),b_in(2),c2(2),o2(3),c3(2),o3(2));   --MODULE ROW 3 COLUMN 2
  128.     MODULE_LINE_MID(a_in(3),b_in(3),c2(3),o2(4),c3(3),o3(3));   --MODULE ROW 3 COLUMN 3
  129.     MODULE_LINE_MID(a_in(3),b_in(4),c2(4),o2(5),c3(4),o3(4));   --MODULE ROW 3 COLUMN 4
  130.     MODULE_LINE_MID(a_in(3),b_in(5),c2(5),o2(6),c3(5),o3(5));   --MODULE ROW 3 COLUMN 5
  131.     MODULE_LINE_MID(a_in(3),b_in(6),c2(6),o2(7),c3(6),o3(6));   --MODULE ROW 3 COLUMN 6
  132.     MODULE_COLUMN_EIGHT(a_in(3),b_in(7),o3(7));                 --MODULE ROW 3 COLUMN 7
  133. end process OPERATE_ROW_THREE;
  134. --OPERATE_ROW_FOUR
  135. OPERATE_ROW_FOUR: process (b_in(0),b_in(1),b_in(2),b_in(3),b_in(4),b_in(5),b_in(6),b_in(7),
  136.                           a_in(4),
  137.                                          c3(0),c3(1),c3(2),c3(3),c3(4),c3(5),c3(6),
  138.                                          o3(1),o3(2),o3(3),o3(4),o3(5),o3(6),o3(7)) is
  139. begin   
  140.     MODULE_LINE_MID(a_in(4),b_in(0),c3(0),o3(1),c4(0),p_in(4)); --MODULE ROW 4 COLUMN 0
  141.     MODULE_LINE_MID(a_in(4),b_in(1),c3(1),o3(2),c4(1),o4(1));   --MODULE ROW 4 COLUMN 1
  142.     MODULE_LINE_MID(a_in(4),b_in(2),c3(2),o3(3),c4(2),o4(2));   --MODULE ROW 4 COLUMN 2
  143.     MODULE_LINE_MID(a_in(4),b_in(3),c3(3),o3(4),c4(3),o4(3));   --MODULE ROW 4 COLUMN 3
  144.     MODULE_LINE_MID(a_in(4),b_in(4),c3(4),o3(5),c4(4),o4(4));   --MODULE ROW 4 COLUMN 4
  145.     MODULE_LINE_MID(a_in(4),b_in(5),c3(5),o3(6),c4(5),o4(5));   --MODULE ROW 4 COLUMN 5
  146.     MODULE_LINE_MID(a_in(4),b_in(6),c3(6),o3(7),c4(6),o4(6));   --MODULE ROW 4 COLUMN 6
  147.     MODULE_COLUMN_EIGHT(a_in(4),b_in(7),o4(7));                 --MODULE ROW 4 COLUMN 7
  148. end process OPERATE_ROW_FOUR;
  149. --OPERATE_ROW_FIVE
  150. OPERATE_ROW_FIVE: process (b_in(0),b_in(1),b_in(2),b_in(3),b_in(4),b_in(5),b_in(6),b_in(7),
  151.                           a_in(5),
  152.                                          c4(0),c4(1),c4(2),c4(3),c4(4),c4(5),c4(6),
  153.                                          o4(1),o4(2),o4(3),o4(4),o4(5),o4(6),o4(7)) is
  154. begin   
  155.     MODULE_LINE_MID(a_in(5),b_in(0),c4(0),o4(1),c5(0),p_in(5)); --MODULE ROW 5 COLUMN 0
  156.     MODULE_LINE_MID(a_in(5),b_in(1),c4(1),o4(2),c5(1),o5(1));   --MODULE ROW 5 COLUMN 1
  157.     MODULE_LINE_MID(a_in(5),b_in(2),c4(2),o4(3),c5(2),o5(2));   --MODULE ROW 5 COLUMN 2
  158.     MODULE_LINE_MID(a_in(5),b_in(3),c4(3),o4(4),c5(3),o5(3));   --MODULE ROW 5 COLUMN 3
  159.     MODULE_LINE_MID(a_in(5),b_in(4),c4(4),o4(5),c5(4),o5(4));   --MODULE ROW 5 COLUMN 4
  160.     MODULE_LINE_MID(a_in(5),b_in(5),c4(5),o4(6),c5(5),o5(5));   --MODULE ROW 5 COLUMN 5
  161.     MODULE_LINE_MID(a_in(5),b_in(6),c4(6),o4(7),c5(6),o5(6));   --MODULE ROW 5 COLUMN 6
  162.     MODULE_COLUMN_EIGHT(a_in(5),b_in(7),o5(7));                 --MODULE ROW 5 COLUMN 7
  163. end process OPERATE_ROW_FIVE;
  164. --OPERATE_ROW_SIX
  165. OPERATE_ROW_SIX: process (b_in(0),b_in(1),b_in(2),b_in(3),b_in(4),b_in(5),b_in(6),b_in(7),
  166.                           a_in(6),
  167.                                          c5(0),c5(1),c5(2),c5(3),c5(4),c5(5),c5(6),
  168.                                          o5(1),o5(2),o5(3),o5(4),o5(5),o5(6),o5(7)) is
  169. begin   
  170.     MODULE_LINE_MID(a_in(6),b_in(0),c5(0),o5(1),c6(0),p_in(6)); --MODULE ROW 6 COLUMN 0
  171.     MODULE_LINE_MID(a_in(6),b_in(1),c5(1),o5(2),c6(1),o6(1));   --MODULE ROW 6 COLUMN 1
  172.     MODULE_LINE_MID(a_in(6),b_in(2),c5(2),o5(3),c6(2),o6(2));   --MODULE ROW 6 COLUMN 2
  173.     MODULE_LINE_MID(a_in(6),b_in(3),c5(3),o5(4),c6(3),o6(3));   --MODULE ROW 6 COLUMN 3
  174.     MODULE_LINE_MID(a_in(6),b_in(4),c5(4),o5(5),c6(4),o6(4));   --MODULE ROW 6 COLUMN 4
  175.     MODULE_LINE_MID(a_in(6),b_in(5),c5(5),o5(6),c6(5),o6(5));   --MODULE ROW 6 COLUMN 5
  176.     MODULE_LINE_MID(a_in(6),b_in(6),c5(6),o5(7),c6(6),o6(6));   --MODULE ROW 6 COLUMN 6
  177.     MODULE_COLUMN_EIGHT(a_in(6),b_in(7),o6(7));                 --MODULE ROW 6 COLUMN 7
  178. end process OPERATE_ROW_SIX;
  179. --OPERATE_ROW_SEVENT
  180. OPERATE_ROW_SEVENT: process (b_in(0),b_in(1),b_in(2),b_in(3),b_in(4),b_in(5),b_in(6),b_in(7),
  181.                              a_in(7),
  182.                                               c6(0),c6(1),c6(2),c6(3),c6(4),c6(5),c6(6),
  183.                                             o6(1),o6(2),o6(3),o6(4),o6(5),o6(6),o6(7)) is
  184. begin   
  185.     MODULE_LINE_MID(a_in(7),b_in(0),c6(0),o6(1),c7(0),p_in(7)); --MODULE ROW 7 COLUMN 0
  186.     MODULE_LINE_MID(a_in(7),b_in(1),c6(1),o6(2),c7(1),o7(1));   --MODULE ROW 7 COLUMN 1
  187.     MODULE_LINE_MID(a_in(7),b_in(2),c6(2),o6(3),c7(2),o7(2));   --MODULE ROW 7 COLUMN 2
  188.     MODULE_LINE_MID(a_in(7),b_in(3),c6(3),o6(4),c7(3),o7(3));   --MODULE ROW 7 COLUMN 3
  189.     MODULE_LINE_MID(a_in(7),b_in(4),c6(4),o6(5),c7(4),o7(4));   --MODULE ROW 7 COLUMN 4
  190.     MODULE_LINE_MID(a_in(7),b_in(5),c6(5),o6(6),c7(5),o7(5));   --MODULE ROW 7 COLUMN 5
  191.     MODULE_LINE_MID(a_in(7),b_in(6),c6(6),o6(7),c7(6),o7(6));   --MODULE ROW 7 COLUMN 6
  192.     MODULE_COLUMN_EIGHT(a_in(7),b_in(7),o6(7));                 --MODULE ROW 7 COLUMN 7
  193. end process OPERATE_ROW_SEVENT;
  194. --OPERATE_ROW_EIGHT
  195. OPERATE_ROW_EIGHT: process (c7(0),c7(1),c7(2),c7(3),c7(4),c7(5),c7(6),
  196.                                            o7(1),o7(2),o7(3),o7(4),o7(5),o7(6),o7(7)) is
  197. begin   
  198.     MODULE_LINE_LAST(c7(0),o7(1),0,c8(0),p_in(8));              --MODULE ROW 8 COLUMN 0
  199.     MODULE_LINE_LAST(c7(1),o7(2),c8(0),c8(1),p_in(9));          --MODULE ROW 8 COLUMN 1
  200.     MODULE_LINE_LAST(c7(2),o7(3),c8(1),c8(2),p_in(10));         --MODULE ROW 8 COLUMN 2
  201.     MODULE_LINE_LAST(c7(3),o7(4),c8(2),c8(3),p_in(11));         --MODULE ROW 8 COLUMN 3
  202.     MODULE_LINE_LAST(c7(4),o7(5),c8(3),c8(4),p_in(12));         --MODULE ROW 8 COLUMN 4
  203.     MODULE_LINE_LAST(c7(5),o7(6),c8(4),c8(5),p_in(13));         --MODULE ROW 8 COLUMN 5
  204.     MODULE_LINE_LAST(c7(6),o7(7),c8(5),p_in(15),p_in(14));      --MODULE ROW 8 COLUMN 6
  205. end process OPERATE_ROW_EIGHT;
  206. end Behavioral;
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ID:388050 发表于 2018-8-20 11:11 | 只看该作者
module_line_one，MODULE_LINE_MID，MODULE_LINE_LAST这几个元件的代码在附件里吗？
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