基于FPGA的数字时钟Verilog源程序

此设计是应用至芯科技开发板为硬件




Verilog源程序如下:

1. //将50HZ分频为1KHZ
   
2. module freq(clk,rst_n,clk_1khz);
   
3. 
   
4.         input clk;
   
5.         input rst_n;//复位 低电平有效
   
6. 
   
7.         output reg clk_1khz;
   
8. 
   
9.         reg [14:0] cnt;//计数器（计数到2500，0,5ms）
   
10.        
    
11.         parameter cnt_num = 50_000_000 / 1000 /2 - 1 ;//0.5ms
    
12.        
    
13.         always @ (posedge clk or negedge rst_n)  //异步复位                                                                                                                        
    
14.                 begin
    
15.                         if(!rst_n)  //复位
    
16.                                 begin
    
17.                                         cnt <= 15'd0;//15代表位宽 '是形式，d代表十进制，0代表十进制的数值
    
18.                                         clk_1khz <= 1'b0;//赋初值
    
19.                                 end       
    
20.                         else
    
21.                                 begin
    
22.                                         if(cnt < cnt_num)//计数没有到0.5
    
23.                                                 begin
    
24.                                                         cnt <= cnt + 1'd1;//计数器自动加一
    
25.                                                 end
    
26.                                         else                                                //计数到0.5
    
27.                                                 begin
    
28.                                                         cnt <= 15'd0;        //计数器清0
    
29.                                                         clk_1khz <= ~clk_1khz;//0.5ms高电平 0.5ms低电平
    
30.                                                 end
    
31.                                 end
    
32.                 end
    
33. 
    
34. endmodule
    

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请问这个工程具体实现哪些功能

troy8862 发表于 2019-2-26 17:14
请问这个工程具体实现哪些功能

就是一个电子时钟，用了至芯科技的开发板

很棒，非常有用

基准时钟，分不分频都行的

你好，能问问你吗

时钟的校准功能需要额外接别的吗

请问楼主是否能帮忙加个时间调整与暂停开始？可加币，急用，谢谢