FPGA优先编码器的Verilog语言程序

见附件

Verilog源程序如下:

1. module yxcom(
   
2.     input wire [7:0] i,
   
3.          input wire Ei,
   
4.          output reg [2:0] A,
   
5.          output reg B,
   
6.          output reg C
   
7.          );
   
8.          always @(i or Ei)
   
9.              if (Ei)
   
10.                     begin
    
11.                           A<=3'b111;
    
12.                           B<=1;
    
13.                           C<=1;
    
14.                          end
    
15.                   else if (i[7]==0)
    
16.                     begin
    
17.                           A<=3'b000;
    
18.                           B<=1;
    
19.                           C<=0;
    
20.                          end
    
21.                   else if (i[6]==0)
    
22.                     begin
    
23.                           A<=3'b001;
    
24.                           B<=1;
    
25.                           C<=0;
    
26.                          end
    
27.                   else if (i[5]==0)
    
28.                     begin
    
29.                           A<=3'b010;
    
30.                           B<=1;
    
31.                           C<=0;
    
32.                          end
    
33.                   else if (i[4]==0)
    
34.                     begin
    
35.                           A<=3'b011;
    
36.                           B<=1;
    
37.                           C<=0;
    
38.                          end
    
39.                   else if (i[3]==0)
    
40.                     begin
    
41.                           A<=3'b100;
    
42.                           B<=1;
    
43.                           C<=0;
    
44.                          end
    
45.                   else if (i[2]==0)
    
46.                     begin
    
47.                           A<=3'b101;
    
48.                           B<=1;
    
49.                           C<=0;
    
50.                          end
    
51.                   else if (i[1]==0)
    
52.                     begin
    
53.                           A<=3'b110;
    
54.                           B<=1;
    
55.                           C<=0;
    
56.                          end
    
57.                   else if (i[0]==0)
    
58.                     begin
    
59.                           A<=3'b111;
    
60.                           B<=1;
    
61.                           C<=0;
    
62.                          end
    
63.                   else if (i==8'b00000000)
    
64.                     begin
    
65.                           A<=3'b111;
    
66.                           B<=0;
    
67.                           C<=1;
    
68.                          end
    
69. endmodule
    

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