EDA设计数字频率计（Verilog源程序）

最近在做数电研究，题目为数字频率计，要求用FPGA板子设计，为了能使51黑电子论坛能发展的更好，我也贡献我的一份力量，希望能帮到各位。

原理：测量1s时间内待测脉冲个数从而得出待测信号的频率。
具体模块：
基准信号产生模块：把50MHz分频成1Hz

控制模块：产生计数使能信号；产生清零信号；
计数模块：通过从控制模块输入进来的使能信号和清零信号能从0000~1001计数（8421码），并能产生进位；
锁存模块：把计数结果锁存；使显示模块能稳定显示结果
显示模块：通过数码管显示，位选是用的外部电路138译码器，段选是一个四位二进制码（8421码）
待测信号：由于本人没有函数信号发生器所以就把50MHz分成900Hz作为待测信号来验证该系统能否正确测量，也可以把该模块删掉，把输出口接一个input，就可以测量外部信号了，

由于板子资源有限，而我的程序有点复杂，不是很简洁，所以只能显示四位结果，即量程为0~9999Hz。板子上有8位数码管，理论上可以显示8位结果，即量程为0~99999999Hz。另外我准备用modelsim仿真各个模块，在我仿真完控制模块后遇到了问题，其他几个模块仿真不出来，只有控制模块可以仿真，其他几个写了激励信号，而且都赋了初值，但是输出结果一直是高阻态（显示红线），希望各位朋友能教教我（本人不怎么会用modelsim）

顶层

源程序:

1. //控制模块
   
2. module fre_ctrl(clk,rst,count_en,count_clr,load);
   
3. input clk,rst;
   
4. output count_en,count_clr,load;
   
5. reg count_en=0;
   
6. reg load=0;
   
7. always@(posedge clk)
   
8.         begin if(rst)begin count_en<=0;load<=1;end
   
9.         else begin count_en<=~count_en;
   
10.                                 load<=count_en;
    
11.                   end
    
12.         end
    
13.         assign count_clr=(~clk)&load;
    
14.         endmodule
    
15. 
    
16. 
    
17. //计数模块
    
18. module count10(out,cout,en,clr,clk);
    
19. input en,clr,clk;
    
20. output[3:0] out;
    
21. output cout;
    
22. reg[3:0] out;
    
23. always @(negedge clk or posedge clr)
    
24. begin if(clr) out<=0;//计数清零
    
25. else if(en)
    
26. begin if(out==9)
    
27.                 out=0;
    
28. else out<=out+1;//计数
    
29. end
    
30. end
    
31. assign cout=((out==9)&en)?1:0;
    
32. endmodule
    
33. 
    
34. //锁存模块
    
35. module latch_16(qo,din,load);
    
36. input load;
    
37. input[15:0] din;
    
38. output [15:0] qo;
    
39. reg[15:0] qo;
    
40. always @(posedge load)
    
41. begin qo=din;end
    
42. endmodule
    
43. 
    
44. //1Hz基准信号产生模块（该模块是我在网上找的，可以把50MHz分成任意小于50M的频率）
    
45. module div_N(
    
46. input CLK,// 基准时钟
    
47. output CLK_div_N// N分频后得到的时钟
    
48. );
    
49. wire[31:0]N=50000000;// N为分频系数,N≥2即可,N的值为CLK除以CLK_div_N后取整(四舍五入)
    
50. /******************** 产生备用时钟1 ***************/
    
51. reg[31:0]cnt1;
    
52. reg CLK_div_N_1;
    
53. always @ (posedge CLK)
    
54. begin
    
55. if(N%2==0)// 如果N为偶数
    
56. begin
    
57. if(N==2)// 如果N为2
    
58. CLK_div_N_1 <= ~CLK_div_N_1;
    
59. else
    
60. begin
    
61. if(cnt1==(N-2)/2)
    
62. begin
    
63. cnt1 <= 0;
    
64. CLK_div_N_1 <= ~CLK_div_N_1;
    
65. end
    
66. else
    
67. cnt1 <= cnt1+1;
    
68. end
    
69. end
    
70. else// 如果N为奇数
    
71. begin
    
72. if(cnt1==N-1)
    
73. cnt1 <= 0;
    
74. else
    
75. cnt1 <= cnt1+1;
    
76. if((cnt1==N-1) || (cnt1==(N-1)/2))
    
77. CLK_div_N_1 <= ~CLK_div_N_1;
    
78. else ;
    
79. end
    
80. end
    
81. /*********************** 产生备用时钟2 *********************/
    
82. wire CLK0=(N%2)? (~CLK):0;// 如果N为偶数，备用时钟2（CLK_div_N_2）恒为0，即不需要用到此备用时钟
    
83. reg[31:0]cnt2;
    
84. reg CLK_div_N_2;
    
85. always @ (posedge CLK0)
    
86. begin
    
87. if(cnt2==N-1)
    
88. cnt2 <= 0;
    
89. else
    
90. cnt2 <= cnt2+1;
    
91. if((cnt2==N-1) || (cnt2==(N-1)/2))
    
92. CLK_div_N_2 <= ~CLK_div_N_2;
    
93. end
    
94. /******************** 产生最终分频时钟************************/
    
95. assign CLK_div_N = CLK_div_N_1 | CLK_div_N_2;
    
96. endmodule
    
97. 
    
98. //待测信号（本人设置的输出900Hz）
    
99. module square(nrst,clk_in,clk_out);
    
100. input wire nrst;
     
101. input wire clk_in;
     
102. output reg clk_out;
     
103. reg [18:0]r_cnt;
     
104. 
     
105. always @(posedge clk_in)
     
106. if(nrst)
     
107. begin
     
108. if(r_cnt < 19'd27776)
     
109. r_cnt <= r_cnt+1'b1;
     
110. else begin
     
111. r_cnt <= 19'b0;
     
112. clk_out <= ~clk_out;
     
113. end
     
114. end
     
115. else begin
     
116. r_cnt <= 19'b0;
     
117. clk_out <= 1'b0;
     
118. end
     
119. endmodule
     
120. 
     
121. //数码管显示模块
     
122. module SMG(qo,clk,rst,se,sel);
     
123. input wire clk,rst;
     
124. input[15:0]qo;
     
125. output reg [7:0]se;
     
126. output reg [2:0]sel;
     
127. reg [3:0]ge;
     
128. reg [3:0]shi;
     
129. reg [3:0]bai;
     
130. reg [3:0]qian;
     
131. reg [7:0]b;
     
132. reg c;
     
133. reg [25:0]q;
     
134. reg [3:0]a;
     
135. always@(posedge clk or negedge rst)
     
136. begin
     
137. 
     
138. if(rst==0)
     
139. begin
     
140. q<=0;
     
141. c<=0;
     
142. end
     
143. else if(q==139999)
     
144. begin
     
145. q<=0;
     
146. c<=~c;
     
147. end
     
148. else
     
149. q<=q+1;
     
150. end
     
151. 
     
152. always@(posedge c)
     
153. begin
     
154.     if(a==3)
     
155.     a<=0;
     
156.     else
     
157.     a<=a+1;
     
158. end
     
159. 
     
160. always@(*)
     
161. begin
     
162. case(a)
     
163. 0:begin
     
164. sel=3'b011;
     
165. qian={qo[15],qo[14],qo[13],qo[12]};b=ge;
     
166. end
     
167. 1:begin
     
168. sel=3'b010;
     
169. bai={qo[11],qo[10],qo[9],qo[8]};b=shi;
     
170. end
     
171. 2:begin
     
172. sel=3'b001;
     
173. shi={qo[7],qo[6],qo[5],qo[4]};b=bai;
     
174. end
     
175. 3:begin
     
176. sel=3'b000;
     
177. ge={qo[3],qo[2],qo[1],qo[0]};b=qian;
     
178. end
     
179. default sel=3'b011;
     
180. endcase
     
181. end
     
182. 
     
183. always@(posedge clk)
     
184. begin
     
185. case(b)
     
186. 4'b0000:se=8'b0011_1111;//0
     
187. 4'b0001:se=8'b0000_0110;//1
     
188. 4'b0010:se=8'b0101_1011;//2
     
189. 4'b0011:se=8'b0100_1111;//3
     
190. 4'b0100:se=8'b0110_0110;//4
     
191. 4'b0101:se=8'b0110_1101;//5
     
192. 4'b0110:se=8'b0111_1101;//6
     
193. 4'b0111:se=8'b0000_0111;//7
     
194. 4'b1000:se=8'b0111_1111;//8
     
195. 4'b1001:se=8'b0110_1111;//9
     
196. endcase
     
197. end
     
198. 
     
199. endmodule
     

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