FPGA数字电压表设计,附源码程序

1、 完成硬件电路的设计，其中包括FPGA主控器和电压采集模块的设计；
2、完成数字电压表的程序设计与实，并对实验结果进行分析和总结；
顶层文件RTL视图如图所示

1. module ADC(
   
2.                                                 //input
   
3.                                                 sys_clk,                //系统时钟50MHz
   
4.                                                 rst_n,                //复位信号
   
5.                   data_ad,                //AD输出信号
   
6.                      
   
7.                   //output                                                                       
   
8.                   clk_adc,                //ADC时钟
   
9.                                                 clk_dac,                //DAC时钟
   
10.                                                 data_da,                //DA输出信号
    
11.                   wei_slec,        //数码管位选信号
    
12.                   duan_slec        //数码管段选信号
    
13.                                
    
14.                   );
    
15.                                                
    
16. input sys_clk;
    
17. input rst_n;
    
18. input [7:0] data_ad;
    
19. 
    
20. output clk_adc;
    
21. output clk_dac;
    
22. output [7:0] data_da;
    
23. output [3:0] wei_slec;
    
24. output [7:0] duan_slec;
    
25. 
    
26. wire [7:0] pre_data;
    
27. wire [11:0] cout;
    
28. 
    
29. //分频器模块
    
30. clk_        u1(
    
31.                                 //input
    
32.                                 .sys_clk(sys_clk),
    
33.                                 .rst_n(rst_n),
    
34.                                
    
35.                                 //ouput
    
36.                                 .clk_(clk_)
    
37.                                 );
    
38. 
    
39. //ADC采样模块                       
    
40. ADC0809        u2(
    
41.                                 //input
    
42.                                 .sys_clk(sys_clk),
    
43.                                 .data_ad(data_ad),
    
44.                                
    
45.                                 //ouput
    
46.                                 .pre_data(pre_data)
    
47.                                 );
    
48. 
    
49. //数据处理模块
    
50. data_ad        u3(
    
51.                                         //input
    
52.                                         .sys_clk(sys_clk),
    
53.                                         .rst_n(rst_n),
    
54.                                         .pre_data(pre_data),
    
55.                  
    
56.                                         //output
    
57.                                         .cout(cout)
    
58.                                         );
    
59. 
    
60. //数码显示译码模块                               
    
61. display        u4(
    
62.                                 //input
    
63.                                 .sys_clk(sys_clk),
    
64.                                 .rst_n(rst_n),
    
65.                                 .cout(cout),
    
66.                  
    
67.                                 //output                       
    
68.                                 .slec_wei(wei_slec),
    
69.                                 .slec_duan(duan_slec)
    
70.                                 );
    
71. 
    
72. //信号发生模块
    
73. signal_ u5(
    
74.                                                         //input
    
75.                                                         .sys_clk(sys_clk),
    
76.                                                         .rst_n(rst_n),
    
77.                                                        
    
78.                                                         //output
    
79.                                                         .data_da(data_da)
    
80.                                                 );
    
81. 
    
82. assign clk_adc = clk_;
    
83. assign clk_dac = sys_clk;
    
84. 
    
85. endmodule
    
86.                                                

复制代码

全部资料51hei下载地址：
ADC.7z (10.97 MB, 下载次数: 36)

2021-7-16 03:52 上传

点击文件名下载附件